懸賞100RDB：求解HBM VSS-PIN ZAP負電壓 與 PIN-VSS ZAP正電壓的區別？

CHIP321

' I8 ~6 G  w" Z  Q- N多次測試中
. ~8 A) Q# n, h" x  `---------------------------------------------------------------------------------------------------------------
; F& U% ]3 j+ D0 C" v

VSS-〉PIN ZAP負電壓 與 PIN-〉VSS ZAP正電壓，測試結果有很大差異（2000v以上）。

. Z( w+ d5 C+ O8 }; @2 z疑惑很久了，也見過別的朋友提出過這個問題，誠心求解
7 a/ X3 f9 U3 N9 Q  i: L1 ?
----------------------------------------------------------------------------------------------------------------
( s3 N/ A' R, _PS：
, n' x! x/ m: M9 y$ X. f# `1假設電路結構是模擬+邏輯電路，無SR
2已經做HBM仿真模擬，各個node又具備完全一致電壓差，電流值
% g$ t2 [9 n6 d5 d+ l* I; t! Q4 [3考慮初始值，但是在HBM發生后1ns，左右很快會被上升電壓Reset

+ U; E! p" _5 g& K4 A+ t8 y, A

marvel321

我的理解如下，希望LZ采纳：
+ [: v" e3 b& g& g3 E
假定在线路中有一个MOS管，Drain接到Pin，Source，Sub接到Vss，Gate接到内部电路。
0 _2 P$ X3 a$ g' o. ^假定初始状态整个电路处于0电位，
; Y+ V  a! X1 g- z. h% H5 R( TPin-Vss正电压时，Drain端电位升高，由于Gate到Drain之间寄生电容的影响，Gate仍处于低电位，因此该MOS管处于关断状态；
( Q, _3 O4 w$ ~Vss-Pin负电压时，Source，Sub电位降低，由于Gate到Source，Sub寄生电容影响，Gate处于高电位，，此时MOS管处于开启状态；

" f- V! t5 d8 P& u  x4 h8 X如此，在两种测试方式下，MOS管的状态不同，也就造成HBM结果不同。

sendow

首先要先考慮電路佈局的問題: 1. 是否有其他寄生元件
7 T. `0 g& I/ i% E$ L8 p5 e                                                            2. Junction順逆偏造成的差異
3 \4 e. U6 |& {/ [! t5 C1 m4 [
; o! t8 a$ Y6 n再者如果是單顆元件應該有接近的HBM level
; j: a. x, s2 c  Q  K3 Y+ S& q如果是複雜電路應該要以最小值來估算, 這才是這個電路真正的HBM level.
- k9 v1 N# X8 d6 f" w# B
" l+ Q9 A: f+ _但是仍要考慮該電路實際應用面,是否會有遇到VSS-PIN負電壓的情況~
system level有時可以排除很多在chip level遇到的情況.

postme

多次測試中
) S: X) Q, a' k---------------------------------------------------------------------------------------- ...
CHIP321 發表於 2011-12-30 10:35 AM

' Q% @; e, a) e5 M" l7 O. W* _. I
看似相同的注入出现不同的结果，好奇怪，测试点的对称性

postme

应该是接地线的分布参数的问题我猜

postme

看以前这个帖子发现同样的类型问题，可以参考一下，希望Lz能共享事情发展的进展！！！
$ s7 |( `# m4 a& qhttp://bbs.innoing.com/thread-11817298-1-5.html

sendow

沒辦法畫圖, 大家聯想一下或者自己畫張圖,

舉例GGNMOS single device for HBM test
only 2 pin (I/O and GND)
3 H  D5 Z2 _5 V6 h" Q- ^
3 n7 Q8 v& H  u4 `1 EGGNMOS (drain-I/O; source & gate & sub - GND)
記住ESD一個重要rule, drain contact spacing會放大,

- ~0 T( `; f) g- m3 x, z7 r( J; Z! f假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
7 v6 V) l& q* J4 ]* Y反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
: G3 ^" V! y+ u( V" V* C
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
要考慮可能反過來打負電壓其實是沒有ESD bypass path~
' L6 C. J- `, E' Q
(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法)

CHIP321

回復 7# marvel321
Dear，您的观点和我之前的理解的非常接近，但是这个才是我开始疑惑的原因。
  x* n9 D7 t- T这个问题很多人遇到过.通过改善措施可以提高ESD LEVE,所以应用中可以避免回答这个问题。但是据我所知产生原因从来没有被清晰的解释。
% A9 t7 e) T" _  P3 j: ~搜集到的可能的解释有：
9 }6 X( u1 i" J' g
" ~; ?7 P5 C4 a2 v; @% h9 x1：“能量”传输接入点不同，一者是从VSS-PIN,一者是PIN-VSS(可能来自传输线理论，但是没有更详细的说明)
2：从两个不同测试，不同端口看，电路拓扑结构不同
( d6 M2 a. M* h* f  h3：机台测试电路与测试模型是有差异的，差异导致不同
4：浮栅初始电位差异
* v. @  c$ m- T! b: t, I
对于1，缺乏更完善描述问题的资料，不理解。
' x6 |0 a/ b' a$ ~  ~$ \- I对于2，虽然拓扑不同，但是各个节点压差并无差异，会引起损坏不同吗？
对于3，缺乏资料，待验证
对于4，我最认可的答案
' F1 K8 c4 _$ s- L1 F5 o
; n$ X8 k8 ]) c& v0 I4 K9 ~但是
若ESD Devices Gate 与source未连接到一起，marvel sir描述的问题的确存在，而且的确是两者不同之处；甚至可能会由于锁定电路导致逻辑，Gate电压差异，如果这些电路加入在ESD控制部分，也可能导致差异，这些问题都曾经发生过。
但是我们在ggmos中，未含有SR锁存器的情况下，依然遇到这种问题，则很难解释。
* D& G3 m* h1 P; }我们也对这种情况做了仿真模拟，事实上，即使把Gate上寄生电容电阻（包括线电容，线电阻）增大10倍，在脉冲发生时候，Gate电位在小于1纳秒左右即被重置，影响甚微。
而EMMI也依然证实ESD Device 挂掉了，使得之前的理论无法解释实验。姑且吧责任归结于机台了。
. O1 F  G( n1 Y5 p. a
问题搁置很久了，感谢marvel321 sir，这个差异应当是确切而且贴近题目的。
- b( F/ _5 O: X2 u; m其它讨论也很有意义，但是还没有很明确证实对ESD 测试的影响
/ q: b7 m+ @& h) ~悬赏结束，但是还希望大家能继续关注这个问题，把好思路Share出来~，完善这个问题点。