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沒辦法畫圖, 大家聯想一下或者自己畫張圖,
( h& n) k2 `2 b0 f& L* m7 Y; ^) R. \# y( `! c7 @
舉例GGNMOS single device for HBM test! u1 M8 K- E* f$ Y9 M
only 2 pin (I/O and GND)8 E+ R1 q" L9 f
" ~: [* J2 q3 G8 V7 w8 YGGNMOS (drain-I/O; source & gate & sub - GND)
7 K' W `: w+ i記住ESD一個重要rule, drain contact spacing會放大,( t/ U# f K+ ]9 @+ l& G3 n
, l% w% o% T, R% u o) P$ a假設從drain(I/O)打正電壓, 因為cont rule有放大,HBM pass 3K
( H$ m0 a4 _! T! o反之, 從GND打負電壓, source cont rule沒有放大, 所以HBM<2K
; K" ^! Y2 H& D3 d: b, b+ ^% { D& `9 D
這是最簡單的情況下說明了, 如果是circuit, path更多更複雜,
2 n+ v3 `" d i: \# W0 H要考慮可能反過來打負電壓其實是沒有ESD bypass path~
5 M7 J8 q8 W3 [! r
$ v R/ i9 k1 \. A" I/ d3 f(這樣大家知道為何會有差異了嗎? 各位先進也可以提出其他看法) |
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