Verilog新人一問

ultraman

initial
    begin
& H* {3 w7 g/ J4 `" ?4 T; p# N- X        clock=1'b0;
        reset=1'b0;
        
9 M8 n4 p% }5 X: w" B+ [9 N        #300 $stop;              <--#300 ,這是什麼鬼阿??
/ Z5 J, n& ~! s. l5 e' e5 v7 K        #600 $finish;             <--#600 ,這是什麼鬼阿??
end

syuan08

延遲的時間~~~~~~~~~~~~~~~~~~~~~~~~

martinddd

首先需要通过`timescale设定时间单位 #300表示的就是300个单位时间

superyoure

#300代表延遲300個clock的時間

moonsky710

丟到modelsim就很清楚了，看單字的意思應該也不難。