Verilog新人一問

ultraman · 發表於 2011-12-4 19:13:57

initial
begin
      clock=1'b0;
      reset=1'b0;

      #300 $stop;             <--#300 ,這是什麼鬼阿??
      #600 $finish;          <--#600 ,這是什麼鬼阿??
end

syuan08 · 發表於 2015-7-1 17:48:32

延遲的時間~~~~~~~~~~~~~~~~~~~~~~~~

martinddd · 發表於 2012-5-6 23:46:11

首先需要通过`timescale设定时间单位 #300表示的就是300个单位时间

superyoure · 發表於 2012-2-14 15:59:41

#300代表延遲300個clock的時間

moonsky710 · 發表於 2012-2-8 21:20:39

丟到modelsim就很清楚了，看單字的意思應該也不難。

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