2011創新微處理器與DSP晶片技術評選

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德州儀器推出 1.95 美元的突破性價格 DSP以及 55 美元的開發套件 將精密訊號處理與超低功耗帶入低成本應用新天地

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4 q0 _6 A* A* o4 t5 L3 y9 v( H        新型 C553x 超低功耗 DSP 系列提供業界最低價、最低功耗的 DSP
        eZdsp™ 開發套件包括針對 USB 音訊與 HID 應用的免費軟體架構
! ~1 N2 I7 T; c: `        具有PHY 、電源管理與 eMMC/SD 控制器的整合型高速 USB 2.0
# i4 d! f! v- V; e        可充分滿足音訊、語音、醫療、安全、聲控家庭等衆多應用需求
! r! \. d+ H5 F/ z8 y4 f& k        編碼相容於現有的較高效能 TMS320C5504/05/14/15 超低功耗 DSP
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(台北訊，2011 年 9 月 1 日)   德州儀器 (TI) 宣佈開放新型 TMS320C553x 超低功耗 DSP 的訂購，幫助開發人員以前所未有的超低價格，爲消費性音訊及語音應用、可攜式醫療設備、生物檢測安全、聲控家庭自動化以及流量計等增添精密訊號處理功能。該 C553x DSP 提供業界最低價格的 DSP，系列建議售價為 1.95 美元起，並有 55 美元的 C5535 eZdsp™ 開發套件支援。此外，該 DSP 與效能最接近的同類競爭 DSP 相比，還可將功耗銳降 2 倍，待機功耗銳降達 6 倍。

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TI C5000™ 超低功耗 DSP 業務部總經理 Matt Muse 指出，低成本音訊應用將很快地可提供如在同一房間般的語音清晰度與環繞聲；透過指紋即可進出家中與辦公室；而語音則將可開啓車庫大門。這些不可思議的應用發展只能透過即時訊號處理而達成。透過 TI 最新的 C553x 超低功耗 DSP，開發人員可以微處理器的價格以及業界最低功耗與待機功耗下，爲各種裝置添加精密數位訊號處理功能，從而可爲高級消費性音訊解决方案降低材料清單 (BOM) 成本，延長電池使用壽命。
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8 U* v: r8 H5 B- h) d# {" V( jTI 軟體與工具：支援簡易開發與産品差異化
" ^% G' @+ C9 m# N- JTI 可爲 USB 音訊類與人機介面裝置 (HID) 應用提供免費軟體架構，能夠便捷地實施即時可靠的音訊系統，如耳機、揚聲器以及錄音機等。透過豐富的軟體，開發人員可建立各種解决方案，其不但可插入 USB 埠，產生全雙工音訊，而且還可透過 USB HID 介面控制音訊音量。
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開發人員可使用 C5535 eZdsp 開發套件立即啓動開發，該開發套件在未來 55 天將推出一次性 55 美元的 C55x 促銷價（正常建議售價爲 99 美元起）。此套件包含 Spectrum Digital 提供尺寸如信用卡大小的開發板、功能齊全的免費 Code Composer Studio™ (CCStudio) 整合型開發環境 (IDE，Integrated Development Environment)（價值 495 美元）、含麥克風的耳機、微型 SD 卡以及板載模擬器（價值達 500 美元）等。此外，它還預載 USB 音訊類與 HID 展示，可實現便捷而全面的創造性體驗。

客戶可在 C553x DSP 之間便利地移植，而且可移植至軟體相容型 C5515、C5514、C5505 以及 C5504 超低功耗 DSP，從而可快速創造能夠最大限度利用研發投資與現有軟體庫 (software base) 的多種獨特終端産品。此外，C553x DSP 産品系列的裝置接脚對接脚相容，可爲針對客戶的産品組合添加不同功能，實現輕鬆擴展。

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特性	客戶優勢
該系列包括市場最低價格的 DSP，建議售價爲 1.95 美元起；	以微處理器的價格實現精密即時處理；
每款 DSP 提供高達 50 MHz 及 100 MHz 的效能選項；	提供高彈性的性價比選項；
業界最低總功耗 DSP，1.05V 電壓下總核心工作功耗低於 0.15 mW/MHz，待機功耗低於 0.15 mW；	可延長可攜式應用的電池使用壽命；
間距0.8 毫米的 12 毫米 x 12 毫米 BGA 封裝；	可使用 4 層印刷電路板 (PCB) 降低整體系統成本；
I2S、 I2C、UART、SPI、GPIO	支援系統連結，可降低系統成本；
與其他業界低成本 DSP 相比的前所未有整合:
從 64 KB 到 320 KB 的內建記憶體選項可充分滿足各種儲存需求；	為更多精密應用提供單一 DSP 的增加演算整合；
具 * i$ Z# y% w; B5 E& A) jPHY 4 k- c' z1 g- V3 s和 SD/eMMC 的高速 USB 2.0；	能提供 USB 應用與多重儲存選項；
高達 1024 點的可編程快速傅立葉轉換 (FFT，fast Fourier transform) 協處理器（限 C5535）；	在提供能源效率的同時提高計算吞吐量，可延長電池使用壽命，降低總體系統功耗；
LCD 顯示控制器與 10 位元 4 通道依次接近 (SAR) ADC（限 C5535）；	在降低整體系統成本的同時，加强使用者互動；
1 至 3 個低壓降穩壓器 (LDO)。	可降低材料清單成本，縮小解决方案尺寸。

價格與供貨情况

C5535 超低功耗 DSP 的免費樣品現已開始提供。C553x 超低功耗 DSPs
的生產價格為每 1 千顆 1.95 美元起。即日起將推出55 天的一次性 55 美元 C55x 促銷價（正常建議售價爲 99 美元起），可立即使用
C5535 eZdsp 開發套件啓動開發。TI 爲 USB 音訊類及 HID 應用提供免費軟體架構，包含創造性展示的該架構現已可供下載。

音訊産品的便捷介面

C553x 超低功耗 DSP 可透過 I2S 與 I2C 便捷地連結 TI 的音訊編解碼器産品組合。TLV320AIC3204
是一款支援 PowerTune™ 技術的低功耗音訊編解碼器，是耳機、揚聲器以及錄音機等消費性音訊及語音應用的理想選擇。

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Altera展示業界第一款基於模型的FPGA浮點DSP工具 新的高效率浮點DSP設計流程，通過業界最值得信任的獨立DSP技術分析BDTI公司的驗證
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2011年9月14日，台灣— Altera公司 (NASDAQ：ALTR) 今天展示用於FPGA的浮點DSP新設計流程，這是業界第一款基於模型的浮點設計工具，可在FPGA上實行複雜的浮點DSP演算法，並經過柏克萊設計技術公司 (Berkeley Design Technology, Inc., BDTI) 這家獨立分析公司，針對高效能、效率與易於在Altera的Stratix® 與Arria® FPGA產品系列實行浮點DSP設計進行了驗證。
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# A0 O' a6 n# u) {  \Altera浮點DSP設計流程包括可整合到DSP Builder高階模組、Quartus® II RTL工具鏈、ModelSim模擬器，以及MathWorks MATLAB與Simulink工具的Altera浮點DSP編譯器，可以簡化在FPGA上實行DSP演算法的流程。浮點設計流程合併與整合了演算法的模型建立與模擬、RTL產生、合成、佈局與佈線，以及設計驗證階段。無論是在演算法或是FPGA層級，這種整合都能夠進行快速開發與加快設計空間檢測，並大幅地縮減整體的設計工作量。
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' t# C6 V/ o$ h. N5 w9 Q$ sAltera產品暨企業行銷副總裁Vince Hu表示，「使用Altera的高階DSP模型流程，設計人員可以更有效率地實行與驗證複雜的浮點演算法，並會比傳統的HDL架構設計更快速，一旦演算法已經建立模型，且可在高階進行除錯，設計便可以輕易地進行合成，並套用到任何Altera FPGA之中。」
Altera新的設計流程非常適合解決線性代數問題的需求，特別是浮點運算所要求的動態範圍。BDTI評測了可參數化的浮點逆矩陣設計，逆矩陣是用於雷達系統、MIMO無線系統、醫療影像與其他許多DSP應用處理形式的典型範例。

獨立技術分析公司BDTI在評估Altera的浮點設計流程之後表示，「並不僅是建立由基本浮點運算單元組成的資料路徑，浮點編譯器會產生一個將基本運算單元合併到一個單一功能或資料路徑，然後融合而成的資料路徑。透過這種作法，將可排除出現在傳統浮點FPGA設計中的冗餘。」BTDI結論，「採用融合的資料路徑演算法則，在實行複雜的浮點資料路徑時，將可比之前的做法擁有更高的效能與效率。」

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東芝公司獲CEVA-TeakLite-III DSP核心授權 CEVA高性能 DSP核心將應用在東芝的行動音訊晶片和汽車音訊 DSP產品系列中

1 {  w, f, f2 j0 T# N5 W- _5 q全球領先的矽產品智慧財產權(SIP)平臺解決方案和數位訊號處理器(DSP)核心授權廠商CEVA公司宣佈，東芝公司 (Toshiba Corporation) 已獲得該公司CEVA-TeakLite-III DSP核心授權，並計畫將它應用在其即將推出的行動音訊晶片和汽車音訊DSP產品系列中。CEVA-TeakLite-III DSP核心具可為此類密集音訊應用提供同級最佳的性能，為東芝提供最先進和成熟的32位元音訊DSP能力。這一核心被The Linley Group的DSP核心報告評鑑為“最佳的音訊處理器” (註)。
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CEVA執行長Gideon Wertheizer表示：“使用CEVA可程式DSP核心和平臺的客戶一直不斷地在增加，現在新添了東芝公司，這說明了我們在蜂窩基帶以外的領域也在持續地擴展，包括不斷成長的高性能行動和汽車應用音訊市場。藉由CEVA-TeakLite-III核心的可程式性和靈活性，東芝能夠有效地利用開發資源，並在行動音訊晶片和汽車DSP產品線上實現最大限度的技術再使用 (reuse)。”

1 H8 O% O& F/ cCEVA-TeakLite-III是CEVA原生的32位元高性能DSP核心，可用在蜂巢式基帶和應用處理器晶片之中，也可以應用於高級行動音訊等領域，例如具有各種後處理功能的多串流音訊重播，以提升音訊體驗。該DSP解決方案包括一個可配置的快取記憶體子系統；全套經認證和優化的高解析度 (HD)音訊轉碼器；以及完整的軟體發展套件，包括軟體發展工具、原型電路板及測試晶片。

(註：The Linley Group 於2010年3月出版的報告「A Guide to CPU Cores and Processor IP」第二版，由Joseph Byrne 及 Linley Gwennap編寫。)

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德州儀器推出全新多核心感知無線電解決方案 活化新興電視閒置頻譜市場

  m) q8 h7 A  W* ^% s# w(台北訊，2012 年 10 月 4 日)   德州儀器為開發人員推出採用 TMS320C66x DSP 的感知無線電解決方案 (cognitive radio solution) 完整產品系列。感知無線電是 Super Wi-Fi、Wi-Far、無線地域網路 (Wireless Regional Area Network; WRAN)、IEEE 802.11af、802.22 及電視閒置頻譜 (white space) 的統稱，其中可用頻譜均經過優化，並可擴展網際網路的全球存取範圍。TI Design Network 成員 Azcom Technology 採用 TI 無線基礎架構系統單晶片 (SoC) 設計 LTE 及 IEEE 802.22 標準電路板，使得感知無線電應用的開發更加快速便利。
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TI KeyStone TMS320TCI6614 與 TMS320TCI6612 系統單晶片 (SoC) 結合無線電加速器、網路與安全協同處理器 (coprocessor)，以及定點與浮點數位訊號處理器 (DSP) 與 ARM® RISC 處理器，為第 1、2、3 層提供理想基礎，並為感知無線電提供傳輸處理。TI 新款 TMS320C665x 處理器也相當適合感知無線電，該處理器包含三套完全接腳相容的低成本電源優化解決方案，可供開發人員從單核心移植到多核心。TI TMS320C6657 具備兩個 1.25 GHz DSP 核心，支援高達80 GMAC 和 40 GFLOP 的效能，而 C6655 與 C6654 單核心解決方案分別支援高達 40 GMAC 與 20 GLOP 以及 27.2 GMAC 與 13.6 GFLOP 的效能。在正常作業條件下，C6657、C6655 以及 C6654 的功率分別為 3.5W、2.5W 以及 2W。

無線通訊領域服務及解決方案領導廠商 Azcom Technology 宣佈開發符合感知無線電應用 White Space AllianceTM Wi-Far 規格的高效能平台，其包含採用 TI 節能低成本 TMS320TCI6614 無線基礎架構 SoC 及完整 PHY / MAC 層堆疊的硬體電路板。Azcom 的平台可使電視閒置頻譜 (white space) 市場支援 10 公里以上距離的裝置，大幅升級目前僅支援裝置最遠 10 公尺距離的 Wi-Fi 分享點。透過內建的 PHY 及 MAC 層堆疊，開發人員不再需要顧慮 DSP 處理，因為已經完全由第 1 層處理，使感知無線電應用開發人員的設計過程更加簡化迅速。

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Azcom Technology 管理總監 Ajit Singh 表示，該公司開發手機基地台市場的解決方案已經逾 16 年，電視閒置頻譜自然成為現有業務的延伸範圍。與 TI 的合作將使 Azcom Technology 成為少數涵蓋基頻、RF、PHY 與較高層堆疊技術的完整系統開發商。

* j0 C. g  ]' Z8 D, m$ ^TI 與 Azcom 加入 White Space AllianceTM 縮小數位落差 (digital divide)
TI 與 Azcom 近期加入 WhiteSpace Alliance，進一步推廣標準型產品的開發、部署與利用，並且擴充電視頻譜的寬頻功能。閒置頻譜的演進與成功對於 IEEE、3GPP 及 IETF 標準的全球標準化具有著重大影響。透過這些標準的實作，WhiteSpace Alliance 將實現 Wi-Far，消費者可享受比現有 Wi-Fi 分享點更穩定的網路，尤其是在無線寬頻不普及的鄉間地區。更多詳細資訊，請造訪 www.whitespacealliance.org。
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於 Super Wi-Fi 高峰會參觀 WhiteSpace Alliance  
於高峰會期間參觀WhiteSpace Alliance與其成員的展示攤位，了解更多相關資訊。Super Wi-Fi 高峰會將於 10 月 3 日至 10 月 5 日於美國德州奧斯汀舉辦。

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TI 與 Sub10 Systems共同推出最新回程網路解決方案 建立小型蜂巢式基地台網路同步產業標準

3 q" e3 m# j) l8 g4 G, T. _(台北訊，2013 年 3 月 7 日)   德州儀器 (TI) 與點對點毫米波無線電鏈路 (point-to-point millimetre wave radio links) 製造商 Sub10 Systems共同宣布推出針對小型蜂巢式基地台與因應未來發展需求的差異化回程網路解決方案。Sub10 Systems 的新 Liberator V100 採用 TI 基於 KeyStone  TMS320C6678 多核心數位訊號處理器 (DSP)，有效幫助營運商在惡劣無線電條件下提升復原力 (resilience) 。
: F/ W2 w- O! I  h
- p) s' q2 H2 @$ KSub10 Systems執行長 Stuart Broome 指出，TI KeyStone 產品可補足 Sub10 Systems的設計理念。Sub10 Systems需要一款具備強大功能、可擴展性與高靈活度的裝置來支援不斷擴展的無線電產品，縮短開發時間與降低開發成本。TI C6678 多核心 DSP 滿足 Sub10 Systems所需要求，包含更佳的處理能力與充足設計空間的板載加速器 (on-board accelerators) ，幫助 Sub10 Systmes持續創新並提高產品效能。

Sub10 Systems Liberator V100 針對行動營運商設計，提高網路覆蓋率 (network coverage) 與容量 (capacity)，在行動回程網路 (backhual) 中發揮重要作用，將行動語音 (mobile voice)  與資料流量 (data traffic) 從蜂巢式基地台 (cell site) 傳輸至高速核心網路。Liberator V100 具備 Sub10 Systems專利 Snapback創新技術，強化產業標準 SyncE 支援與 IEEE 1588 時序協定 (timing protocols) ，確保優異的同步可靠度及速度。網路同步對營運商服務品質至關重要，TI 高效能 C6678 多核心 DSP 幫助 Sub10 Systems回程網路解決方案在斷線時快速重新同步 (re-sync)，速度優於市場其它競爭解決方案。同時，TI 與 Sub10 Systems 共同推出的 Liberator V100超越業界領導標準。

TI C6678 DSP 提供 Sub10 Systems高效能裝置之外，並改善電源和空間效率。C6678 DSP 獨特優勢可協助 Sub10 Systems滿足產業需求，包括開發極小的回程網路解決方案適用於路燈等戶外裝置並維護電源管理。此外，C6678 DSP 發揮 TI 可擴展 KeyStone 多核心架構的優勢，提供 Sub10 Systems最全面的軟體產品組合與互補支援裝置。協助 Sub10 Systems節省時間、資源與預算，致力實現產品差異化。

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TI 推出OMAP5432 處理器最新評估模組 針對高效能工業應用提供卓越處理與繪圖功能
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(台北訊，2013 年 5 月 23 日)   德州儀器 (TI) 宣佈針對高效能工業應用推出基於 OMAP5432 處理器評估模組 (EVM)，協助開發人員快速啟動產品設計。TI OMAP5432 EVM 可提供迅速、簡單評估與基準測試，在低功耗下進行高效能處理與繪圖應用，包括人機界面 (HMI)、可攜式資料終端 (PDT)、數位標牌 (digital signage) 與醫療監控終端設備等。

* S) l! P+ n: C4 {4 vOMAP5432 EVM 具備雙通道 1.5GHz ARM® Cortex™-A15 MPCore™ ，展現前所未見的應用效能。該產品建議售價 329 美元，具成本效益的工具可進行軟體原型設計、評估應用，並針對設計進行基準測試。該 EVM 提供客戶簡易連結乙太網路、USB 3.0、USB 2.0、HDMI、音訊 I/O 與 SATA 等重要介面以及多種顯示器與攝影機選項擴展埠 (expansion ports)。該產品具備電源管理與熱管理框架，可在各種應用中實現無風扇工作。此外，該工具並配備客製化輔助電源管理IC  (PMIC) TWL6040 音訊編解碼器。
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TI OMAP 產品市場行銷經理 Dennis Rauschmayer 表示，TI  OMAP5432 EVM 具備OMAP™ 平台多媒體與繪圖功能，可提供客戶工業應用所需處理能力的快速評估應用。TI 基於 OMAP 5 架構的模組生態環境與設計合作夥伴協助工業客戶迅速自評估投入量產，降低開發成本並加速產品上市時程。

為進一步加速評估，TI 提供客戶下載 Android、Green Hills Software、Linux 與 QNX 等主要高階作業系統與即時操作系統選項。廣泛的作業系統可為相關客戶提供即時控制、安全性、穩健性與多媒體框架各種選項，滿足數位標牌、醫療監控、PDT、HMI 與馬達控制等各種應用需求。藉由高靈活度，客戶可選擇最能滿足其需求的解決方案。請參見 此處 了解更多軟體供貨資訊。
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評估到生產的設計
' F- M& r7 P( D# @* G' B. j客戶使用 OMAP5432 EVM 進行原型設計與基準測試後，可透過 TI 硬體合作夥伴選擇多種基於 OMAP543x 模組，加速產品開發。這些模組由業界領先系統模組 (system-on-module; SoM) 與單電路板電腦 (single board computer; SBC) 廠商提供，包括 Embedded++ ( EPP-Pico-OMAP543 模組)、Phytec (phyCORE-OMAP5430 SoM 模組)、SECO (μQ7-OMAP5 模組) 與 Variscite (VAR-SOM-OM54 模組)。

此外，TI 整合設計廠商合作夥伴 (integrated design house partner; IDH partner) 與 TI 設計網路軟體成員也可客製符合客戶需求硬體設計，或提供從元件級優化至系統整合與應用開發的軟體服務。
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價格與供貨
開發人員可透過 SVTronics 訂購 TI OMAP5432 EVM，建議售價329美元。

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可調節的多內核架構為軟體定義無線電基礎設施應用提供了無與倫比的性能和功效，以大型基地台、小型基地台、 cloud-RAN、數位前端和回程為目標
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全球領先的數位訊號處理器(DSP)內核和平臺解決方案授權廠商CEVA公司宣佈推出全球第一款專門為先進無線基礎設施解決方案所設計的浮點向量(vector floating-point) DSP內核——CEVA-XC4500 DSP。CEVA-XC4500整合了一系列特性，讓它即使在最嚴苛的基礎設施應用中也能夠提供無與倫比的性能，包括基帶專用指令集架構(ISA)、全向量元素上的IEEE-compliant浮點支援(提供高達40 GFLOP性能)、全面的多內核支持、一個完全緩衝的架構和硬體管理的一致性。CEVA-XC4500還提供出色的功效，且LTE 2x2 Pico-Cell基帶處理所需的功率可低至100mW。這款最新一代的DSP現在可提供授權許可，並且已獲一級無線基礎設施供應商的設計採用。

$ o$ f9 f7 y! k' K  ^" c! c+ h7 fCEVA市場行銷副總裁Eran Briman表示：“CEVA-XC4500 DSP在靈活的可調節平臺中結合了功能強大的定點和浮點向量處理，以及業界最先進的多內核功能集，是一款改變無線基礎架構應用規則的產品。這款DSP的設計可以實現基礎設施的SoC產品，這種SoC產品將基於軟體的架構和經優化的硬體加速器相互結合，從而實現在任何無線基礎架構使用情況下的最大性能和功效。我們與ARM公司密切合作，以確保可全面支援其最新的產業標準互連和一致性協議，以便讓我們共同的客戶可以充分利用設計ARM + CEVA-XC多內核SoC與生俱有的優勢。”
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市場研究機構The Linley Group首席分析師Linley Gwennap表示：“由於無線產業對頻寬需求持續呈現爆炸式的增長，讓無線基礎設施處理器技術的不斷進步變得更加重要。異質性蜂窩網路(HetNet)和cloud RAN (C-RAN)等數項重要的新興技術需要更強大、更高性能的處理解決方案，以實現其承諾。新型CEVA-XC4500 DSP內核整合了一系列功能強大的先進特性，非常適合應對下一代無線基礎設施的挑戰。這款新產品將會進一步強化CEVA作為領先DSP技術供應商的地位。”CEVA-XC4500整合了一系列專為滿足無線基礎設施應用情況下最先進使用案例所需的特性，包括：”

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•        高性能 – 在28nm製程下高達1.3GHz
9 d! c  z& S' g" R0 y, [•        針對基帶應用而優化且功能強大的向量DSP引擎
6 x& r) v  J2 w# X•        在全部向量上支援定點和浮點(IEEE相容) ISA
  p) w+ P, B3 q- @& k" n' C•        以一組混合用於DSP卸載的優化硬體引擎，實現軟體定義架構
•        提供廣泛的緊耦合加速模組(TCE – 緊耦合擴充)
•        經由 ARM® AMBA® 4 ACE™，使用包括硬體快取記憶體一致性的先進資料快取記憶體，實現完全的快取記憶體功能
•        使用混合的ARM AMBA 4相容匯流排和快速互連(FIC) 匯流排，實現先進的系統互連
/ s& k) r8 C; g+ z" e•        自動化資料通信管理提供完全平行的硬體加速管理，無需DSP干預
; R+ I5 g  U# D  W, p•        動態工作調度實現均衡的系統設計，根據系統負載進行執行時間任務分配

由這些特性所帶來的整體成果是一功能非常強大的DSP架構，可讓客戶滿足任何無線基礎設施使用案例的需求，包括基帶：從小型基地台 (Pico, Metro)到大型基地台和cloud RAN (C-RAN)、Wi-Fi卸載、無線回程，以及遠端無線電頭(radio head)等。

ARM嵌入式業務行銷副總裁Charlene Marini表示：“由於資料消費需求持續性的強勁增長，從而對無線網路帶來新的挑戰，我們很高興與CEVA合作來滿足全球各地企業和消費者的需求。下一代無線基礎設施可以使用異質性多內核處理器來實現，這種處理器將ARM的高性能、低功率處理器藉由高性能的快取記憶體相干互連(cache-coherent interconnect)而與CEVA DSP和硬體加速器相互結合。CEVA所推出的CEVA-XC4500正是此一演進過程中的一部分。”

另外，CEVA-XC4500 DSP架構還有CEVA-Toolbox™的支援；CEVA-Toolbox™是一完整的軟體發展環境，整合有用於先進向量處理器的Vec-C™編譯器技術，讓整個架構可以使用C語言來進行程式設計。整合式的模擬器和分析器可提供完整系統的精確建模，包括：快取記憶體、DMA控制器、介面、緊耦合擴展等等。此外，CEVA-Toolbox包括一套首次用於CEVA-XC4500的全新LTE/LTE-Advanced eNodeB程式庫，與現有用於Wi-Fi、TD-SCDMA、WCDMA、HSPA+等豐富的程式庫套件相輔相成。

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RXv2核心實現強化的處理效能與更低的耗電量，有助於在嵌入式系統中提供更優異的功能
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! \! {; S( z/ R3 B& K7 R/ N% Q2013年11月26日，台北訊－先進半導體解決方案之頂尖供應商瑞薩電子(TSE：6723)宣佈開發新款高效能32位元RX CPU核心RXv2，適用於消費性產品、工業及辦公室設備領域的嵌入式裝置。

& ^- `* F+ ?9 I- T" W. y+ @新款RXv2核心具備從3.2至4.0 Coremark®MHz或2.0 DMIPS/MHz的更高效能，40nm製程產品的最高頻率為300MHz。本產品亦將具備先進的DSP與FPU功能。此全新的核心架構將有助於客戶尋求在整合單一MCU平臺上具備高效能運算、DSP與FPU功能的產品應用，例如工廠自動化、馬達控制、訊號分析、音訊過濾、影像處理以及通訊連線等應用。
RXv2核心向下相容於配備在現有RX系列32位元CISC (複雜指令集電腦)微控制器(MCU)的瑞薩RXv1 CPU核心。RXv2包含RXv1核心的所有指令集，因此針對RXv1開發的應用程式碼將可相容於此新核心。
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. \2 ]4 b0 q' m' cRXv1核心結合CISC MCU執行複雜指令的能力所帶來的高處理特性，以及針對其他瑞薩MCU系列而開發的RISC (精簡指令集電腦)精簡技術。特別是CISC的功能(例如可變位元組指令)結合RISC的功能(例如通用暫存器機器、哈佛(Harvard)架構及五級深度管線)。RXv2核心充分運用此架構並透過雙重發送管線結構與先進擷取單元(AFU，註1)，提供更強大的運算效能、電源效率及高程式碼效率。
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3 f# |2 G1 J+ E+ Y2 f: T& c目前市場對於以單晶片MCU提供更高處理效能的需求持續增加，這些MCU將用於嵌入式裝置，以提供更高的附加價值並因應日趨複雜的系統。特別是工業與辦公室設備領域中的馬達控制與機械控制應用，需要更高的CPU處理效能，以達到更優異的即時效能並提高穩定性。同時，降低耗電量一向是重要的議題。提高運作頻率是提升效能的常見方法，但只是提高頻率也會增加操作電流並帶來多項負面效果，例如必須重新設計供電電路以及隨之而來的系統電路板上的雜訊干擾問題。結果將導致整體系統成本增加，並使開發所需的時間延長。瑞薩已開發新款RXv2核心可避免面對上述問題，並保留與RXv1核心的向下相容性，同時提供更強大的CPU效能並降低耗電量。

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RXv2核心的主要功能：
, b# W2 ]0 s! Z(1)優異的運算效能
所有RX系列CPU(包括新款RXv2核心)的共同功能為具備浮點單元(FPU)，這對於需要即時進行數值分析的工作而言非常重要，例如多媒體處理與馬達控制。雖然大多數CPU皆整合協同處理器類型的FPU，但是RX系列CPU利用的是採用通用暫存器的指令集以執行FPU運算。此FPU同時具備強化的管線處理結構並可縮短執行時間。RXv2藉由增加DSP指令並加速單精度浮點指令的運算時間，因此可獲得更高的運算效能。RXv2具備兩個專屬的72位元累加器(RXv1具備單一64位元累加器)及一個單週期MAC指令，可提升DSP功能並使DSP能夠彈性處理32位元整數乘法累加運算。另外，RXv2可同時執行DSP/FPU運算與記憶體存取，大幅提升訊號處理能力。

+ s  K/ e+ N' o' a; T5 z2 U搭配使用IAR Systems的C編譯器時，RXv2核心可提供超過4.0 Coremark®/MHz的效能。以相同頻率運作時，相較於現有的RXv1，這相當於提升25%的效能(目標值)。

5 Z  D1 U1 y) P; [: X(2)提升電源效率
在MCU運作時，大多數的耗電量耗用在CPU與記憶體之間的通路。因此，在嘗試提升處理器效能時，最佳化記憶體介面是極為重要的項目。此外，如果記憶體的運作速度提升，將因為需要插入等待狀態，故很難從CPU取得最大的處理效能。RXv2核心的架構允許最高300 MHz的運作頻率並包含新的AFU，可為晶片內建快閃記憶體最佳化等候狀態並提供快速的分支處理。為晶片內建快閃記憶體最佳化RXv2核心的AFU可確實減少快取運作時的記憶體存取次數，不僅將大幅減少耗電量，並可減少等待狀態與分支處理產生的無效計時。透過上述方式，可同時減少耗電量並提升記憶體存取效能。相較於採用90 nm製程的瑞薩RXv1核心，採用先進40 nm製程的新款RXv2核心可減少40%的耗電量。

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(3)高程式碼效率
# p: _5 J1 P0 D# _2 o在嵌入式領域中，減少使用的記憶體區域以降低成本是很重要的，因此瑞薩RX系列CPU使用小型CISC架構以及指令代碼大小與RISC處理器相當的選擇性指令集。為了以RXv2核心達到更高的效率，瑞薩分析實際的應用程式最常使用哪些指令與定址模式，然後將短指令程式碼指派至最常使用的指令中，並採用高效率的三運算元格式。相較於典型的RISC架構，如此最高可提升30%的程式碼效率。

0 v% O2 Z& G+ E, w5 `" eRX開發生態系統
開發環境是徹底發揮CPU處理效能的關鍵要素，而且高效能的C編譯器也非常重要。針對上述要素，瑞薩與IAR Systems從RXv2核心的開發階段起密切合作，協助IAR Systems同時發佈其IAR Embedded Workbench® for RX並且支援新款RXv2 CPU核心，使系統設計師可從早期階段開始開發作業。IAR Embedded Workbench® for RX是IAR Systems推出的整合開發環境，可實現超過4.0 Coremark (註2)/MHz的效能，讓系統設計師能夠徹底發揮RXv2核心的效能潛力。

瑞薩同時提供DSP程式庫並透過以Eclipse為基礎的整合開發環境(IDE) e2 studio (註3)，為C編譯器、作業系統及中介軟體提供支援。如此可協助系統設計師大幅降低在開發初始階段的投資。瑞薩目前也準備提供RX軟體套件，其中包括評估板與作業系統、中介軟體與周邊驅動程式，搭配採用RXv2的MCU。瑞薩同時持續強化與供應作業系統及中介軟體的合作夥伴之間的合作關係。上述所有努力皆有助於提升客戶的開發效率。

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供貨時程
- w: u' a5 j- F  N3 G瑞薩計畫將於會計年度2014第一季開始供應RXv2核心之MCU與軟體套件。
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- {) f  B' _* V7 X- z5 v6 T1 f; K(註1) AFU：
以快取為基礎的指令擷取與資料存取機制，包含與晶片內建快閃記憶體有關的專屬分支進入點。

(註2) Coremark：
由美國嵌入式微處理器效能指標協會(EEMBC)專門為評估CPU核心而訂定的效能指標測試。它包含一套以C語言撰寫的程式，可執行各種工作，例如資料讀取與寫入、整數運算及控制操作。
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0 l! X) Q7 K& F4 e! q: I(註3) Eclipse：
Eclipse Foundation提供的整合開發環境，廣為國際嵌入式領域所使用。