採用傳統FPGA原型板偵錯流程是不符實際的作法？有更靈活的驗證方法？

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記憶體如何驗證
1 R8 v* R$ d/ J% [; Z& n關於FPGA版驗證問題
" E' z9 [4 U$ q0 t1 r2 h請問如何驗證電路？
如何提升驗證速度
關于FPGA驗證,徬真的問題...

. f: V7 d9 `* A) J4 \思源科技推出 新產品PROTOLINK PROBE VISUALIZER 加速 FPGA 原型板的驗證作業
6 G9 f: N/ M; ^6 V1 i偵錯技術領導廠商針對現有及客製化機板，提供即時的設計能見度與 RTL 偵錯功能，實現迅速的原型驗證與早期 SoC 系統檢驗作業  
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2011 年 5 月 23 日台灣新竹訊 —思源科技 今天發表ProtoLink™ Probe Visualizer，這款產品能夠大幅提升設計能見度，同時簡化 FPGA 原型板的偵錯作業。新推出的 Probe Visualizer 採用創新的專利互連技術與軟體自動增強功能，搭配領先業界的 Verdi™ HDL 偵錯平台，不僅能夠縮短現有或客製化設計原型板的驗證時程，還能夠提高FPGA 原型板的投資報酬率而將其運用在系統晶片 (SoC) 設計的早期檢驗階段。
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5 K# y8 A3 ]/ U% \, |- L! K: r由於原型板的速度快與成本低廉，已被廣泛運用來驗證關鍵設計模組或整套系統是否正確運作。然而，原型板向來設置不易，且缺乏訊號能見度，因此在研發過程中，機板配置作業經常延誤，或侷限於使用在開發階段的後段。思源科技的 Probe Visualizer 能夠探測眾多訊號並儲存大量時脈週期 (cycles) ，且能透過迅速的探測ECO (probe ECO) 流程，輕鬆地新增/改變訊號，同時運用思源科技的 Verdi™ 自動化偵錯系統，加速暫存器轉換階層 (RTL) 的設計偵錯作業，解決了上述窘境。

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3 x9 R. }+ L6 N, c4 ]思源科技看好原型驗證市場，即日推出 Probe Visualizer：這款產品不僅是思源科技屢獲肯定的驗證加強產品系列的生力軍，也是思源科技「加速複雜 SoC 設計功能收斂」使命的重大里程碑。
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思源科技驗證技術與產品事業群副總經理許有進博士表示：「隨著 FPGA 的容量與效能益趨龐大且出色，越來越多的企業轉用 FPGA 原型方法進行系統層驗證作業。然而，設計複雜性與偵錯能力仍是妨礙原型配置的關鍵因素。Probe Visualizer 減輕原型研發人員與 SoC 團隊沉重的驗證負擔。這款產品使用以軟體為基礎的直覺式方法，達到高水準的設計能見度；從早期 RTL 設計階段到最後的設計實現階段，協助您更輕鬆地進行原型板偵錯作業。」
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! j% w) E( Q& ^  R" T工業技術研究院資通所吳文慶組長表示：「考量到多重處理器 SoC 設計的複雜性，由於設計能見度不佳、偵錯週期冗長且需要不斷地重複作業才能夠變更探測訊號 (probe)，成本所費不貲，因此採用傳統 FPGA 原型板偵錯流程是不符實際的作法。思源科技的 ProtoLink Probe 讓我們能夠運用更靈活的 FPGA 驗證方法，並且在原型板上使用 Verdi 偵錯工具。初步成果讓我們信心大增，期待能夠將這種即時能見度以及更迅速的偵錯優勢，運用在更多系統原型上。」

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能見度更高、偵錯更迅速
Probe Visualizer 協助使用者增加探測訊號的數量，從數十個增加至數千個，能儲存探測訊號資料長達數百萬的時脈週期，並且只需幾分鐘時間即可新增或變更探測訊號，不需要重覆進行冗長的設置流程。您也可依據需求配置思源科技的 Siloti™ 能見度自動增強系統，決定需要觀測的最低訊號組數量，達到最佳的設計能見度。探測訊號資料會儲存並上傳至思源科技的 Fast Signal Database (FSDB) 中，供偵錯作業使用。

. ?1 `/ v+ s/ K6 kProbe Visualizer 與思源科技 Verdi HDL 偵錯平台密切整合，只需一次設計編譯作業，即可使用 Verdi 系統的進階具體化與自動追蹤功能。工程師可以跨多個 FPGA 檢視波形，進而分析設計行為，並且在他們最熟悉的 RTL 程式環境 (context) 中找出錯誤的原因；與傳統方法相比較，偵錯時間大幅縮短一半。在需要時，只要由 Verdi 環境將額外的探測訊號 (probed signal) 拖曳至 Probe Visualizer 即可快速看到結果。由於可使用 Probe Visualizer 透過整合式版本管理 (revision management) 系統來追蹤探測 ECO，因此在偵錯過程中，也能夠依照需求迅速追溯至特定的版本。

功能齊備，操作便捷
Probe Visualizer 可在一般工程工作站上執行，其中整合了軟體、硬體以及特定 IP，來執行 FPGA 設置作業、探測訊號調校與介面工作。軟體能夠將預先區隔的 FPGA 設置流程自動化，並且在每一個 FPGA 內植入小型 soft IP 區塊，以萃取預先選定的探測訊號。而硬體介面套件提供一切作業所需，將執行 Probe Visualizer  軟體的工作站連結至原型板。其中包括客製化的 ProtoLink 介面卡，可連結至 FPGA 原型板上常見的 J 連接器 (J-connector) 或 Mictor 連接器；以及將介面卡連結至工作站的高速光纖通道。介面卡具備內建探測訊號記憶體 (Probe Memory)，可儲存所有探測資料，絕不占用 FPGA 資源。

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mister_liu

思源100年第二季每股稅後盈餘新台幣0.65元
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（新竹科學工業園區訊）思源科技（2473）今日公佈一百年第二季財務報告，本季合併營收為新台幣561,083仟元，合併稅後純益為新台幣134,453仟元，稅後每股盈餘為新台幣0.65元，合計上半年稅後每股盈餘為新台幣1.32元。
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) s$ `" W1 W) Y1 X6 S6 ~2 k在美金持續疲軟下，單季合併營收與九十九年同期及前季相較仍分別成長8.4%及2.1%;本季合併營業利益率持續成長至28.2%，較去年同期之23.6%及前季之26.7%明顯上揚，而稅前利益與九十九年同期及前季相較則分別成長0.9%及4.5%。受到本季營收主要來自歐美地區之影響，本季稅率較去年同期及前季提高，本季合併稅後純益為新台幣0.65元，表現符合公司預期。
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『公司不但順利達成上半年度銷售目標，目前看起來仍對未來兩季目標達成保持樂觀』，思源科技營運長鄧強生表示，『同時我們也在第二季推出新產品「ProtoLinkTM  Probe Visualizer」，這是針對以FPGA構建的設計原型系統所提供的偵錯系統；業界近來大量使用FPGA原型系統來進行產品測試驗證，不過因為缺乏對FPGA原型系統內部信號的觀測及偵測能力，經常導致產品驗證進度落後，影響產品上市時間。思源科技所推出的「ProtoLinkTM  Probe Visualizer」將徹底改善這種情況，大幅加速FPGA原型系統驗證工作。』

mister_liu

凌陽核心科技採用思源科技的ProtoLink Probe Visualizer加速多媒體晶片的原型驗證

2011年8月9日台灣新竹 —專業晶片設計軟體的全球供應商思源科技今天宣布，凌陽核心科技（SCT）已採用思源的 ProtoLink™ Probe Visualizer 產品來加速其監控晶片的原型驗證流程。這些從事可程式化編碼平台的台灣晶片設計公司的工程師們，已開始感受到在65奈米設計原型中偵錯效率的飛速成長。  

! M2 G, t7 I' S7 Z- S9 Z' [0 k# k$ \凌陽核心科技生產可廣泛應用在多媒體上的32位元嵌入式處理器以及VLIW架構的DSP晶片，並提供了包括網路、聲音、影像編解碼器（Codec）在內的種種強大功能。為了確保這些晶片正確的運作，S2C的FPGA原型板被用來進行硬體驗證、軟體整合，以及針對智慧財產區塊（IP）、設計模組、和整體晶片間的系統驗證。另藉由採用思源科技的ProtoLink Probe Visualizer 及其能與S2C原型板連結偵錯的功能，凌陽核心科技的工程師們得以提高設計中的訊號能見度，並大幅簡化在高速低耗能晶片與數位相機、LCD螢幕、麥克風、喇叭等各種系統間的連接介面之偵錯流程。

mister_liu

在最近的設計專案中，思源科技的ProtoLink Probe Visulizer讓凌陽核心科技的工程師們得以在多達一千五百萬的時脈週期中擷取四百個以上的訊號，並僅僅花費數分鐘就能增加或改變十個以上的訊號探測點 ── 節省了原本需要花費工程師數個小時重新設定的時間；同時藉由使用思源科技的自動偵錯產品Verdi™ Automated Debug System，便能在暫存器交換層次（RTL）迅速的找出設計錯誤發生的真正原因。除此之外，工程師們不再需要手動比對邏輯閘層次（Gate-level）和暫存器交換層次間不同的程式碼來進行偵錯，這種FPGA廠商提供的傳統偵錯方法極易發生錯誤且會耗費大量時間。
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凌陽核心科技李桓瑞技術長指出：「現今多媒體晶片拓展了功能性和系統整合的界線，並為下一世代的高品質智慧監控系統帶來動能。因為這些晶片比以前更複雜，如今原型驗證已成了晶片開發方法中非常關鍵的一部份。正當目前FPGA廠商提供的偵錯方法無法適當應付這種重大的挑戰時，思源科技的ProtoLink Probe Visulizer 幫助我們減輕了這個驗證上的重擔 ──它提供了更好的訊號能見度，並縮短了三分之二的偵錯時間，使得整個偵錯週期能在一週內迅速的完成。
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: c( Y. Q3 V9 V. D, Y思源科技資深處長茅華表示：「對於像凌陽核心科技這類的公司來說，設法不讓設計的複雜度和偵錯工具成為原型驗證上的障礙是極重要的事。ProtoLink 使用了直覺並以軟體為基礎的技術，能夠有效的降低在FPGA原型板上進行設定、確認、偵錯所花費的時間和人力，而能更快速的將設計原型運用在驗證週期中。我們很榮幸看到凌陽核心科技的工程師們達成目標，並對繼續使用ProtoLink Probe Visulizer 在新的設計專案中，以獲得更佳的產能和有效縮短上市時間的優勢充滿信心。┘