想詢問使用DC合成，為何硬體卻動不了

lj0113

各位先輩：

$ o3 {; |* H7 ?$ g. W小子目前在處理一個硬體，合成後其輸出waveform經過reset，然後再幾個clock cycle  其輸出就開始呈現unknow狀態
8 b7 @) S% o* Z% p& l由於這個硬體不是我負責  我得負責把它合成出來....造成我不確定原因是否是rtl亦或是我DC constraints下的不夠好
' P) w8 ^$ V1 u, u但我知道有人合成完後，電路是可以function work(不過我實在不太好意思  一直去打擾那人= =)

以前我用類似這樣的constraint去合成比較小的電路都是ok的，目前這個電路真的比較大，所以我在想說百分之百一定是DC這邊constraint設定不好= =
導致我合成出來的硬體造成輸出都是unknown
K了一些資料  但尚未發現一絲一毫哪裡有錯....
我的constraints大致設定如下東西   使用的製程是TSMC 0.18um：
  J# J, G9 {' E- i$ K) C. D
建立clock

8 ~( U% j+ E3 d$ _5 Pset_wire_load_model -name tsmc18_wl10 -library slow
set_driving_cell -library slow -lib_cell DFFX1 -pin {Q} [remove_from_collection [all_inputs] [get_ports clk]]
# i3 C" {: t5 t# s9 mset_driving_cell -library slow -lib_cell BUFX4 -pin {Y} [get_ports clk]
  \( M9 A( Y# ?set_input_delay  [expr $clk_in_delay + $clk_in_pad_delay]                  -clock clk [remove_from_collection [all_inputs] [get_ports {clk}]]
' y5 h. \& x: R8 t: S& K& s* fset_output_delay [expr $clk_out_delay + $clk_out_pad_delay]           -clock clk [all_outputs]
& ]% X! O. x& P8 A# Z1 @set_load  [load_of "slow/DFFX2/D"]  [all_outputs]
[remove_from_collection [all_inputs] [get_ports {clk rst_n}]]