想請教一下 verilog 關於 pipeline 和 FSM 的相關問題

stytleman

0 M, ]/ n( M- `. [3 g/ h各位大大妳好:
4 I" T  r# b9 ^0 p我是今年剛碰verilog的新手
我想請教一個問題
9 u+ r" U+ o$ P因為之前我看學長寫的演算法的電路都是用FSM的方式去寫
所以我做電路的思考方向也都是從FSM的方向去做思考
但現在問題來了
. F- W. {3 i  O5 o  w我要怎麼把原本演算法用FSM的方式去用pipeline的方式去寫呢???
; X5 \8 B5 V( F! U) qpipeline的概念我大概知道
我的疑問是如果我現在有3個stage     
& u2 G. y4 N+ t! q! c3 U, N: J: z那我是否可以把這3個stage"分別"分開用always block的方式去寫  可是這樣第2個stage要如何去取第1個stage的值呢???
而這這3個stage是否能都不要用到FSM的方式去寫呢?????
% L1 t; h* Z9 y/ F1 V( a因為我之前有看到一篇文章
她是說如果要寫演算法就一定會用到FSM
所以我就一整個很疑惑
, h) b- v6 s- q5 A/ h我是有去找一些資料
. ^8 @, J0 V; b) A# p+ t但那都是一些簡單的觀念跟程式
# W: e* W/ h6 l% w5 f所以我想請教一下各位大大是否能提供任意一種演算法的程式是用verilog去寫成pipeline的方式做的
& y/ j: V, o1 X0 g3 r  e# \) q5 v* Y來給小弟在學習上做個參考跟思考方向
) \' t+ u, P) }0 k+ y) F' D謝謝各位大大細心的把我的問題看完