設為首頁收藏本站

開啟輔助訪問切換到窄版

1 2 3 4

Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › ㄍverilog 新手有關降低design的面積

發新帖

查看: 8349|回復: 1

上一主題

下一主題

[問題求助] ㄍverilog 新手有關降低design的面積

1^#

發表於 2010-10-8 14:14:41 | 顯示全部樓層

我记得designware里有这样的一个器件，应该算是csa的一个变种吧，好好找找

如果我没记错的话，应该是dw01_csa

回復支持反對

使用道具舉報

發新帖

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-21 10:13 AM , Processed in 0.103513 second(s), 16 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表