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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 關於verilog的除頻器無法使用modelsim模擬
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[問題求助] 關於verilog的除頻器無法使用modelsim模擬

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1#
發表於 2010-9-21 21:24:03 | 顯示全部樓層
testbench裡面9 \0 K- x) F* N+ k9 y# V: p9 y! @% |
前面宣告改成% I# L" Z4 ]' a5 m/ X
reg F40M=0;
) `1 J; w3 r$ i( S/ }1 @3 P* m0 Ereg rst=1;
% L6 W* L# R. B) l7 M9 N下面2個initial  拿掉上面那個(有F40M跟RST的)# z8 H* L& d. n' _" F# r$ H0 t. E" H
這樣子應該就可以了
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