關於verilog的除頻器無法使用modelsim模擬

a4894038

小弟認為 testbench 應該不是主要問題,
/ r- k5 {: V  p* N6 t試試看你的同步Rst為1 時給 F20K 一個初值看看吧.

$ n9 O3 Y2 [+ q一開始就沒值，你一直將他反向也沒東西，
! m2 \3 _3 G' U+ u. b# C你現在的simulation波形應該是 unknow 吧 ?

FPGA 的 CELL 一開始就會有初值了

" n9 U9 C6 u5 ?$ G: @* C- eif(Rst)
begin
  B2000 = 0;
  Count = 1;
  F20K = 0;
end