關於verilog的除頻器無法使用modelsim模擬

leon1235 · 發表於 2010-9-17 23:33:25

下面分別是我寫的除頻器及它的激勵源
但我使用modelsim時卻無法正確的讓它產生振盪
該波形完全處於0狀態
但實際用fpga燒入以視波器測卻可測得其波形
不知道是modelsim本身看不懂我寫的
還是我根本就寫錯了
又或者是testbench沒寫好？
煩請各位大老多多賜教！！

module F40M20M20k50(F40M, Rst, F20k);
input  F40M;
input  Rst;
output F20k;


   reg F20k;
   reg [10:0]B2000;
reg Count;

always@(posedge F40M)
begin
if (Rst)
begin
   B2000 = 0;
   Count = 1;
end

else
   begin
      if (B2000 == 2000)
      begin
      F20k = ~F20k;
      B2000 = 0;
      end
      else
      begin
      B2000 = B2000 + 1;
      end
   end

  end

endmodule

---------------------------------------------------------------------------
`timescale 1ns/1ns

module testbench;

reg F40M;
reg Rst;
wire F20k;

F40M20M20k50 ReiRong (.F40M(F40M), .Rst(Rst), .F20k(F20k) );

initial $monitor($time, "F40M = %b, Rst = %b", F40M, Rst );

initial begin

F40M = 0;
Rst = 1;

end

always #25 F40M = ~F40M;
initial
   begin
#100
      Rst  = 0;
end

endmodule

tuby0321 · 發表於 2010-11-18 17:28:41

Please try this module...............

module F40M20M20k50(F40M, Rst, F20k);
input  F40M;
input  Rst;
output F20k;

reg F20k;
reg [10:0]B2000;
reg Count;

always@(posedge F40M or negedge Rst)
begin

if (Rst)
begin
  B2000 = 0;
  Count = 1;
end

else
begin
  if (B2000 == 2000)
  begin
F20k = ~F20k;
B2000 = 0;
  end

else
  B2000 = B2000 + 1;

end
end
endmodule

a4894038 · 發表於 2010-9-28 11:45:46

小弟認為 testbench 應該不是主要問題,
試試看你的同步Rst為1 時給 F20K 一個初值看看吧.

一開始就沒值，你一直將他反向也沒東西，
你現在的simulation波形應該是 unknow 吧 ?

FPGA 的 CELL 一開始就會有初值了

if(Rst)
begin
  B2000 = 0;
  Count = 1;
  F20K = 0;
end

呆頭鴨 · 發表於 2010-9-21 21:24:03

testbench裡面
前面宣告改成
reg F40M=0;
reg rst=1;
下面2個initial 拿掉上面那個(有F40M跟RST的)
這樣子應該就可以了

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