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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 有關Cadence CDL Import設定問題
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[問題求助] 有關Cadence CDL Import設定問題

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1#
發表於 2010-8-4 14:53:18 | 顯示全部樓層 回帖獎勵 |倒序瀏覽 |閱讀模式
1.請問當我的design裡有多個Cells (ex. xor, and, or gate...)) {1 ^2 K' t$ ]0 J  U+ e4 `5 ^0 E
   那我還需要設定Top Cell Name嗎?
/ y! `# v1 e  \; t0 w2.請問reference library list 與 device map指的是??' P# \% L) f4 B. r/ ]( [" E
   需要如何設定!!+ @8 G' @/ ?* {( E1 t' X. f
( J, A4 G) Y" k9 z2 H9 d+ f2 g+ U
先謝謝各位大大囉!!
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