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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 有關Cadence CDL Import設定問題
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[問題求助] 有關Cadence CDL Import設定問題

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1#
發表於 2010-8-4 14:53:18 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
1.請問當我的design裡有多個Cells (ex. xor, and, or gate...)
9 z- R5 N) Q% e6 m   那我還需要設定Top Cell Name嗎?5 h$ _/ t' x3 d: b" J
2.請問reference library list 與 device map指的是??. |, l6 A2 C% V4 Q3 g/ A, d5 _' U
   需要如何設定!!9 ~7 i, P0 p- @/ \

; i* J3 M5 R  O; t# V% H先謝謝各位大大囉!!
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