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本帖最後由 CHIP321 於 2010-4-27 02:47 PM 編輯 * K5 U8 m$ P( s
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在需要製作wide metal時候, 出于對 Stress 的考慮,大多數廠家都會有min wide和挖slot的設計要求。對slot尺寸也有嚴格要求。但是電流流向複雜,或者電流非常之大的時候,這些SLOT對導綫過電流能力有很大的影響。6 f. Y; R& O0 J6 U* J' u, @
之前在學LAYOUT時候,好像有前輩提到,在鋁導線,未使用CMD之前,由于VIA bar 會造成meatl表面凹凸起伏,使各點應力矢量之和降低,起到降低整體應力水平的作用。
6 o% \- ^. w9 L$ j& O/ m所以在大量使用VIA的POWER line上可以去除slot,而在IR 等大廠的片子中,我們的確發現有這樣處理的,但是因為沒有做過可靠性方面的試驗,也缺乏嚴格數理推導支持。同時,使用銅導線及新的平坦化措施也對結果有不可忽略的影響。
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- j* d# H4 Q3 a+ U: K* v, w- ^5 A所以想請教罎子里的各位前輩,
0 _$ g7 H8 X- ~. \5 {8 z1 VIAn對寬金屬導綫應力釋放是否依然有效?. G2 S" u7 X; I4 p
2 如果VIAn對Stress釋放無效,那么對於PAD上大片金屬覆蓋為何不會導致由於Stress而導致失效?(PS Power line Stress 引起的失效的確存在!而PAD上很少聽說有類似的情況)
1 Y% S6 W6 Q8 ]3 如果VIAn對Stress釋放有效,那么VIAn的數量如何確定,在銅互聯情況下,由於Stress而導致在有VIAn的地方出現metal斷裂是存在的,是否可以說
3 f0 e- K4 Y* w( m VIA 的數量也不可以無限增多?, P* C0 I8 S. `
5 g& `9 i4 s, l/ m {5 A檢索到一些論文,但是目前暫時還沒有權限DOWN到,列出目錄,供大家參考了。
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外文会议 Stress-induced voiding beneath vias with wide copper metal leads 2004 V" h! L: T" f" `4 u; \( R
外文会议 Stress-induced voiding in multi-level copper/low-k interconnects 2004 ! c# D) s9 m( o* E) \5 v5 N
外文会议 Stress-Induced Voiding in Multi-Level Copper/Low-k Interconnects 2004 4 _; w6 g/ q$ k4 `
外文会议 New Degradation Phenomena of Stress-Induced Voiding inside Via in Copper Interconnects 2007
* A' _: b+ W/ S外文期刊 Suppression of stress-induced voiding in copper interconnects 2002,vol.102(no.637) |
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