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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請問~Verilog 設計資料排序~

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[問題求助] 請問~Verilog 設計資料排序~

1^#

發表於 2010-6-17 15:13:37 | 顯示全部樓層

我覺得對於3x3的median filter
22排序看起來是不錯的做法, 1 clock 即可做完.

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