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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請問~Verilog 設計資料排序~

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[問題求助] 請問~Verilog 設計資料排序~

1^#

發表於 2010-4-6 14:12:39 | 顯示全部樓層

首先看排序方法
再來看比較器有幾層,還有比較器的寬度

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2^#

發表於 2010-4-16 09:18:15 | 顯示全部樓層

桶米版大真是太棒嚕

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