設為首頁收藏本站

開啟輔助訪問切換到窄版

1 2 3 4

Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 請問~Verilog 設計資料排序~

發新帖

查看: 24778|回復: 11

上一主題

下一主題

[問題求助] 請問~Verilog 設計資料排序~

1^#

發表於 2010-4-5 16:30:41 | 顯示全部樓層

你把A1~A9吃進來後~要先排序處理吧~

至於你real time輸出~不太懂你要表達意思~

你可以把你整個架構描述完整點

這樣比較好給意見~!!!

回復支持反對

使用道具舉報

發新帖

首頁|手機版|Chip123 科技應用創新平台 |新契機國際商機整合股份有限公司

GMT+8, 2024-5-3 02:24 PM , Processed in 0.100006 second(s), 17 queries .

Powered by Discuz! X3.2

© 2001-2013 Comsenz Inc.

快速回復 返回頂部 返回列表