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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › Layout設計討論區 › 新手layout 學生題~missing gate?
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[問題求助] 新手layout 學生題~missing gate?

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1#
發表於 2010-2-6 21:38:13 | 只看該作者 回帖獎勵 |倒序瀏覽 |閱讀模式
剛剛layout完- y; H+ n; c4 h0 _7 T! N7 b

1 D2 \# j- R+ T1 S3 l. _drc過了
7 ]2 e: n% m8 _6 z% u% J6 ~  K; b  y3 g* c
可是lvs一直說是missing gate
7 [  t& Z# y: e, x7 b; s; |0 u# H1 N; n0 V9 K9 ~9 E  g
請問missing gate有可能是哪些地方產生問題..( g- {9 O5 \3 h# R* n! v, l5 q# ~
+ T9 k* m/ q( [) [; _
debug一天了..就是有盲點..
/ }3 G5 @, U, o& s" i, P% p- U% v: b3 g& U# q
請高人指點指點 <●>
: X  [; X; _+ h9 Y7 O9 p, h& d+ s; j  Z; S5 q7 ~7 O
謝謝^^
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2#
發表於 2010-2-8 14:42:07 | 只看該作者
多PO一點訊息上來8 M; e. v  e) V# M: M" X
如 LVS  report
7 l4 [6 D" o! A5 M以目前看到的資訊2 @2 ], d2 O- U; a8 D& @2 S; A6 `
只能 "博杯"  來問神明ㄌ
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3#
發表於 2010-2-25 14:50:17 | 只看該作者
可能是你線接錯了- U, Z, f  c. Z2 v
導致LVS判斷你有地方沒有畫出來0 o& e* S# X6 e/ u5 ~; m$ _: P" ~
不過看到你的帳號....我想你還是去問學長吧XD...
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freeson
4#
發表於 2010-3-20 23:03:22 | 只看該作者
看是不是port name設錯~  或是一時手抖...動到schematic XD
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rd66529
5#
發表於 2010-3-29 15:51:47 | 只看該作者
那應該是你的線有接錯了~! X4 x! J% X% t. O" Q: k
才會導致mos認不到~
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6#
發表於 2010-3-30 11:24:23 | 只看該作者
呵呵! [! R  \4 Q* Q4 b) d2 Y

7 G( ?7 g- J' P6 ~這問題很常見( x9 |) m  O, H, W6 C3 a% v

9 Z  A) n* |) z; i$ B' P4 R5 h/ h也很好解決...
( z& |( s4 i/ N& b' F1 ~' g' ]6 E: B  @/ j
你去看lvs的 report1 D  G0 W: h; t& B; ?
往下拉~$ a6 \7 n3 i: L2 B& l- l0 j
會看到一個資料/ [% u& s* T+ O1 ~1 M( Q- Z4 f
上面寫" z  w/ {+ `: C) O+ I
source 和 layout# B1 U0 N$ `& W- t2 [2 Q2 q* G
你兩個去對照一下/ T; [+ s2 ~% s1 N. M5 d2 \
就可以看到是那一個閘極畫錯了
# U9 N3 N! @; [. d% u不能說畫錯!應該說 電路和佈局不依!!!
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tsung105
7#
發表於 2010-7-6 11:52:16 | 只看該作者
要看Layout and Source 的MOS數目有沒有一致
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8#
發表於 2010-7-6 18:13:22 | 只看該作者
有可能是你接線沒接到
8 R  G5 j' y, h: r0 x0 Y5 M9 C7 u& Z你看看是~layout還是電晶體閘極層問題
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9#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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10#
發表於 2010-7-9 09:46:24 | 只看該作者
從最小的模塊做起，一個接一個的完成驗證
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11#
發表於 2010-7-13 22:29:52 | 只看該作者
missing gate 應該表示沒有抓到閘極的腳位
3 L; J& I5 E5 P7 `' p& O, e你應該由電晶體邏輯閘跟layout去查看看腳位
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