Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
   * P9 ?1 {" K  ?/ u% Q6 O9 `# ]
4. */
     p; T2 F6 c: h- {! i2 O
5. `timescale  100 ps / 10 ps
   8 x( o2 i" ~) C, H8 G$ F7 i' d8 d
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   8 j; R; Z& b4 T8 ?# A% X  h  m
9.     output o;
   
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    # E0 T4 Q0 H' L' Z& J% [
12.     specify
      N9 x. A" z$ U2 Q
13.         (i0 *> o) = (1, 1);
    / R" ~: n7 {" S9 h& R# |
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    ( e8 a. l1 t1 I$ Z. v* ^' ^5 w' a
16.     endspecify
    6 {9 c% |5 l8 Z* i/ Q! V, c3 y- V
17. endmodule
    
18. `endcelldefine
    ' c  ?( j' k+ D- R

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
$ I) p( v+ B6 o! z6 [1 ?! V1 l% X  m很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   
2.     specify
   
3.         (i0 *> o) = (1, 1);
   1 V( O) g/ z, X" M) w# U
4.         (i1 *> o) = (1, 1);
   ) o/ r7 l( j. E! v" \* t
5.         (i2 *> o) = (1, 1);
   4 |! z% V, I2 P1 m, s% k5 y
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
' {! g7 d6 a& M是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

markscat

回復 2# masonchung

原來如此，瞭解了。
感謝回覆^^