Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   0 O7 @" I* ?2 ]1 @& X- n1 c
2. /*
   $ E0 {& w5 \5 ?
3. FUNCTION        : 3-INPUT AND GATE
   9 K; b/ Z/ j" _$ T+ q& m
4. */
   
5. `timescale  100 ps / 10 ps
   
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   2 c, b, t1 d! B. V
8.     parameter cds_action = "ignore";
   
9.     output o;
   ) G' H' `6 M( q4 F' g
10.     input  i0, i1, i2;
    2 r% O+ Y7 Q; [
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    # l: ]' q6 t6 F5 k  U: v& ]
16.     endspecify
    + a- M/ w4 J( H3 J0 F8 {
17. endmodule
    
18. `endcelldefine
    # I1 j+ _( b0 F

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
! S# Y  x6 z; u* w" s% z4 M問題來了

1. 
   $ c; n: g2 r/ i* R* x# `5 K( q
2.     specify
   
3.         (i0 *> o) = (1, 1);
   * x# B6 R9 c2 }9 c
4.         (i1 *> o) = (1, 1);
   ) S1 r: z5 N0 K/ W: {5 g4 i
5.         (i2 *> o) = (1, 1);
   ) y2 X1 j. K; F4 Y5 F; C; ~
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
Specify Block 是用在路徑延遲的模擬
1 d7 y" O+ V( @! v8 D7 M+ h" ]  J2 p
(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung

' O1 R( P6 g4 U, k! M7 Q2 z, c原來如此，瞭解了。
  G; m, F. ^1 P. I$ N& L9 x: B感謝回覆^^