Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   
3. FUNCTION        : 3-INPUT AND GATE
     p. D) ]- v3 S* F& u6 _
4. */
   / e; W3 x) {* P) l6 D! S% C
5. `timescale  100 ps / 10 ps
   
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   . u, U0 Y) F4 w% I9 T, x) q1 ?
8.     parameter cds_action = "ignore";
   
9.     output o;
   
10.     input  i0, i1, i2;
    : C7 G& F2 D- e/ y" k
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    7 p4 j4 Y! K1 O1 M& W9 p9 a0 h
15.         (i2 *> o) = (1, 1);
    ' R" R& J; r: l& T5 T
16.     endspecify
    . G% f. s$ J! k) m4 ?
17. endmodule
    & k9 Q; V. \2 h2 s
18. `endcelldefine
    

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
3 m. O& L4 i  @$ }% R$ }問題來了

1. 
   - w8 T! R1 Z0 W) T* z! L
2.     specify
   . E0 E0 ]9 h* k. z) E% P* I
3.         (i0 *> o) = (1, 1);
   6 ~- Q/ z$ v. I/ L' z0 A- S8 `
4.         (i1 *> o) = (1, 1);
   " ?- Z7 d$ X' V- {9 H& ?
5.         (i2 *> o) = (1, 1);
   5 i; @4 h, }! G' }* r. F- n* E
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
* T' t0 j5 @- S$ u9 Z是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
Specify Block 是用在路徑延遲的模擬

6 ^% u1 f! o: j3 ](souce*>destination)=delay_value
5 H4 n, u3 k. q0 \* F2 R' v$ i3 r3 `Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung
) d% @1 B2 r6 b  p; Q
' p1 X- N2 ?/ p; k原來如此，瞭解了。
# P9 O6 g3 l2 T& M感謝回覆^^