Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   . p: y+ U# d$ p7 S) I4 F, Y0 a: b: U8 `- R
2. /*
   0 d% Z9 \- j! k8 ?
3. FUNCTION        : 3-INPUT AND GATE
   - l' h$ q  h/ N+ e0 d- X3 n
4. */
   + M8 A# N. O: d; O$ S  k6 y- |
5. `timescale  100 ps / 10 ps
   $ P* N/ v8 V! \# e' z' |
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   8 [5 z& B2 d/ b  g3 H
9.     output o;
   
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    
15.         (i2 *> o) = (1, 1);
    
16.     endspecify
    2 }; x! O6 b  D+ Q
17. endmodule
    1 O7 I9 K: ]( z, a$ [8 a
18. `endcelldefine
    5 F7 n, O/ }. ~" F/ d+ H

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
/ i/ L* O9 Y+ _6 W) P很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   " |! |1 \3 T% n
2.     specify
   5 i) [. S1 x6 R0 I( n0 ]- H
3.         (i0 *> o) = (1, 1);
   ' |% T2 k1 H" E  ]" s! Y7 ^
4.         (i1 *> o) = (1, 1);
   
5.         (i2 *> o) = (1, 1);
   . n6 \3 s( i" W
6.     endspecify
   $ x3 Z2 |" w1 C2 N

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
1 r6 ^2 b8 ?! u$ y是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

masonchung

您好
1 U9 W8 `3 n( j3 I  v3 kSpecify Block 是用在路徑延遲的模擬

6 y0 s, Z, O! c3 X(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);

markscat

回復 2# masonchung
! T4 K$ h, n0 ~2 E7 a
原來如此，瞭解了。
! P3 k  ]6 A) M4 {感謝回覆^^