Verilog 語法問題：Specify Block該如何使用？

markscat

1. 
   
2. /*
   " h% W8 ]9 h2 p. I" `
3. FUNCTION        : 3-INPUT AND GATE
   ' _5 z: U  p9 z* o: q1 F
4. */
   
5. `timescale  100 ps / 10 ps
   1 P# C1 E5 S0 {; m
6. `celldefine
   
7. module and3 (o, i0, i1, i2);
   
8.     parameter cds_action = "ignore";
   
9.     output o;
   
10.     input  i0, i1, i2;
    
11.     and A1 (o, i0, i1, i2);
    
12.     specify
    6 R0 e% D, r) B6 b
13.         (i0 *> o) = (1, 1);
    
14.         (i1 *> o) = (1, 1);
    8 c" r& A+ z: b, i
15.         (i2 *> o) = (1, 1);
    ! A2 ^6 K% [+ f$ E) n
16.     endspecify
    
17. endmodule
    
18. `endcelldefine
    ; {& k0 z. t4 `6 v- G

複製代碼

以上這個程式碼，是我在OrCad中找到的一段3輸入的and Gate的程式碼。
很簡單的，就是對三個輸入做and的運算。就算是新手也看得懂，對吧！
問題來了

1. 
   0 n. V+ n1 _+ U! r  a+ `
2.     specify
   , L% I' j, ]3 o
3.         (i0 *> o) = (1, 1);
   
4.         (i1 *> o) = (1, 1);
   3 \1 _9 \; _5 f  R9 |1 P
5.         (i2 *> o) = (1, 1);
   ( z+ F# P/ X' B' M- i. {
6.     endspecify
   

複製代碼

這就是我的問題，我找了很多文件，都不能完全瞭解段程式碼的意義。
是否有人能夠幫我解釋一下，這段程式碼以及Specify Block的意義和用法？

markscat

回復 2# masonchung

. E8 ?. ^$ ^8 P2 T原來如此，瞭解了。
感謝回覆^^

masonchung

您好
8 h( `( J" v; f! ]- USpecify Block 是用在路徑延遲的模擬
$ F: I' q# O* ^; R2 I7 \+ b
(souce*>destination)=delay_value
Specify two delays, rise and fall = (t_rise, t_fall);