如何做一個除9的電路

chppy

各位好

+ h# ]7 t0 h  L2 s小弟打算做一個除9的電路..擁有12BIT的被除數
# _9 R9 a9 v! N9 z& K) z並且要拿來做合成
. \- P% X' `# ^6 ~) ~' ORTL是用Verilog語法，請問大概要怎樣寫呢?

m851055

module divider9_v1 (CLKI,CLKO);
- r- ~; b/ o( h2 Z5 Dinput CLKI;
output CLKO;
reg[3:0] Q;
always @(poseedge CLKI)
' G) u! \# g2 G* [: hbegin
if(Q==8)
Q=0;
else
8 S7 C7 i% B! s5 V+ h: \/ ^Q=Q+1;
5 o4 B% s1 e$ i& b8 {% k$ u* _end
assign CLKO=Q[3];
endmodule

eecc

感謝大大分享  剛好想對Verilgo做點研究

thjan65

回復 3# eecc
8 h, ~' \& w0 Z) G2 H

    有一點不明白.樓主的問題是求做 除法器 還是 除頻器? 二樓的好像答錯啦.