請問 VHDL case state 如何宣告成output pot

addn

您好

0 o) d) F2 V, Q) X2 k8 M  有一個方法,你的state狀態有四個,
( \5 H3 W; k- M1 U& j) ]用SIGNAL  state :STD_LOGIC_VECTOR(1  DOWNTO 0);
% d! \, L$ c6 |5 \, ]' ?來取代你的狀態機宣告type state_s is (s0,s1,s2,s3 );  
  signal state : state_s ;
6 f9 F+ J( d6 H* h  I8 b) v
5 o+ S9 Q! p: Z8 q然後就可以 state_output<=state;
假設state_output宣告為輸出OUT STD_LOGIC_VECTOR(1 DOWNTO 0);
/ ?% A. |- r. D$ m( @# ^  D5 W/ e
不過此法可讀性不佳,因為你要自己定義state={00,01,10,11}分別代
; V1 N( Z1 u) x+ |: q表甚麼狀態
9 D# v3 d: ?9 l0 D) J6 R7 L
請問你的state為甚需要輸出?