問一下VCS 與Verilog-XL的模擬結果

jackyli2k9 · 發表於 2009-9-11 23:04:45

我用VCS與Verilog-XL模擬下面的程式結果輸出波形不同,
有大大可以幫我解答嗎??

verilog程式 :
`timescale 1ns/100ps
module timing(clk, rst, in, out);

input clk, rst;
input [7:0] in;
output [7:0] out;
reg [7:0] out;

wire [7:0] out_temp;

assign       out_temp = in + 2;

always @(posedge clk) begin

      if (rst)
            out <= 8'd0;
      else

            out <= out_temp;

end

endmodule

module test();

reg clk, rst;
reg [7:0] in;
wire [7:0] out;

timing timing (clk, rst, in, out);

initial begin
      $fsdbDumpvars;
      clk = 0;
      rst = 1;
      #20
      rst = 0;
      #5
      in = 5;
      #10
      in = 6;
      #10
      in = 7;
      #10
      in = 8;
      #10
      in = 9;
      #500 $finish;
end

always #5 clk = ~clk;

endmodule

------------------------------------------
以下是VCS與Verilog模擬的圖

為什麼會不同??
各位大大請幫我看看

PS: 我不是要交作業啦,只是在Simulation遇到問題

謝謝..............................

darylz · 發表於 2009-9-15 15:46:20

这个很明显是Verilog仿真中的竞争(race)情况。
你产生in值的initial block和产生clk的always block各自独立，所以执行顺序是未定的。

jackyli2k9 · 發表於 2009-9-15 22:57:52

請問要如何寫才不會有Race的現象??
我不知道如何把initial block與always clk 放在一寫??
可以告訴我嗎??

謝謝.................

bakerly · 發表於 2009-9-18 17:47:59

不要讓clk 的edge和data的改變在同一個時間發生就可以避免這個現象
而initial和always 沒辦法一起寫。

darylz · 發表於 2009-9-23 11:04:33

既然你想要的数据和你的时钟是有关系的，为什么不写在一起呢？
写在两个独立的block，仿真器不可能知道他们有关系的。

darylz · 發表於 2009-9-23 12:14:03

除非你用clock同步
.....................................................

ejean · 發表於 2009-10-9 17:19:43

You can solve this problem
1. add a delay cell before each register.
2. Synthesize the circuit, simulate the code with SDF.

masonchung · 發表於 2009-10-13 09:15:16

這樣說吧
initial 是執行一次的迴圈
always 是無窮回圈
兩者要同步才能避免這問題
同步就是在initial用 @(clk) , 不要用 # n

以上
如有錯誤歡迎指正

		自動登錄	找回密碼
密碼			申請會員

[問題求助] 問一下VCS 與Verilog-XL的模擬結果

本帖子中包含更多資源

回復 3# 的帖子

瀏覽過的版塊