verilog 浮點數運算疑問@@

呆頭鴨

mas大..但是如果轉成二補數42010000之後
3 w$ V9 ?- Y; A與41b20000 偏移值調整後42590000 做有效位數相加=425A0000 ←這樣吧@@?
6 E+ q" H1 P8 b3 @, F" g並不等於C1200000 的說....

masonchung

42010000 (-32.25) 是IEEE754格式 也就是浮點數加法器的輸入A
& D2 [9 I1 X( X5 ]- @+ A41b20000 (22.25) 是IEEE754格式 也就是浮點數加法器的輸入B
. w+ j: p% Q  c, o* P4 k* }6 }這個浮點加法器內部輸入級 的功用就是偏移值調整後做有效位數相加

所以 浮點加法器內部 運算級
9 Q! r, g) {2 E- N) A) [5 tA=1101_1111.1100
B=0001_0110.0100
2 Y# O$ ?: ^* F3 _) D' s. ~3 PA+B=1111_0110.0000 = -(10)

再透過浮點數加法器輸出級 轉換為IEEE754格式
輸出為C1200000

[ 本帖最後由 masonchung 於 2009-11-2 11:16 AM 編輯 ]

呆頭鴨

謝謝大大提點~又學到東西了...^^
& e, u5 g2 @* m+ i% K; ^8 v6 p
另外想問做乘法運算
有效位數直接a*b跟  a+a 加b次  哪一種作法在硬體上速度較快呢?
除法也是如此嗎?

呆頭鴨

大大~另外請問使用quartus做波形模擬的時候,input有辦法設定輸入10進制浮點數嗎? EX: (22.25)
假如無法使用,這樣的話10進制的浮點數數值要如何輸入? 難道是輸入 A1= 22   A2=0.25  A1+A2=A  這樣訊號要怎麼分離@@~不知道大大有沒有聽的懂我的意思^^"

masonchung

input有辦法設定輸入10進制浮點數嗎?
) H- D% G$ V7 N0 l# Q- B因為你的電路功能是浮點數ALU 輸入自然是IEEE-754格式
先自行換算22.25 成IEEE-754格式 41b20000 輸入

quartus 用32bit 就可以輸入阿

~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~~
如果規定要用10進制浮點數輸入
那你的輸入級就要多一個轉換電路
: a2 p* i! u/ _可把非IEEE 754格式的浮點數(Fixed Point)轉成IEEE 754格式(Float Point)

[ 本帖最後由 masonchung 於 2009-10-29 01:13 PM 編輯 ]

呆頭鴨

如果規定要用10進制浮點數輸入
1 P" C! t2 }- i8 g* Z8 W9 T: x那你的輸入級就要多一個轉換電路
可把非IEEE 754格式的浮點數(Fixed Point)轉成IEEE 754格式(Float Point)
----------------------------------------
非IEEE 754格式的浮點數 輸入~ 是類似(22.25) => 10110.01 輸入至input ?
那在quartus看到的input是不是變成1011001 ?
這樣的話我怎麼曉得我輸入訊號小數點位置在哪@@?(10.5)=>1010.1
- ~& K3 X' ]5 ?4 Q還是說要給input的訊號,其訊號源必須要產生固定小數點N位的數值.
7 ^7 V2 A/ V9 ^5 P假如訊號源固定產生小數點3位的訊號~
) T9 I$ ~6 ], y; m% y0 e22.25=> 10110.010   第3位補0
10.5  => 1010.100   後2位補0至第3位....是這樣嗎?  如果是這樣就可以在程式內部判斷[2:0]為小數[3:N]為整數.......不知道是不是這樣做?
$ j+ _8 [9 x0 w- Q( o1 b& U
" a8 j1 ?% K; R; C/ l( ^  p* m-----------------------------------
3 w+ z1 S: k- G( \5 `: Qinput有辦法設定輸入10進制浮點數嗎?
7 L. s6 R8 w, I2 X& J# i2 {quartus 用32bit 就可以輸入阿
: d$ `9 i4 O! [1 w* V% C( W 這邊大大是說 我input寫成32bit就可以在模擬的時候使用類似22.25十進制的浮點數?

masonchung

小數點是人判定的,輸入不足位數要補0
硬體運算時對齊小數點即可
: U7 @/ b/ D% C. @) Q
*******************************************************
41b20000 ==>32bit
這邊是說輸入已經是IEEE-754格式
. S* @( e, q% o*******************************************************
: Q8 {- U4 P- d& D如果輸入是10進位浮點數 輸入quartus 後 要換成sign bit + 32-bit fixed-point
1 U' B+ g  q+ e- C' v3 y9 J. o22.25 = (10110.01) 二進位 = {sign-bit=0,0016.4000} 十六進位

用fixed-point to float-point 轉換電路
8 D1 |, z/ |( X( Z換算成IEEE-754浮點數格式
就可以給浮點數ALU 作運算

8 V, D0 t- L9 F[ 本帖最後由 masonchung 於 2009-11-2 11:41 AM 編輯 ]

呆頭鴨

謝謝大大~我知道怎麼做了
, u1 B. `/ a- _7 w# @6 N
另外請問,做浮點數除法運算時 做法為 指數相減 有效數相除
8 \) F5 U9 D  O) S' x! W1 B0 t但是為何A[22:0]跟B[22:0]的有效數相除時  C=A/B
6 g5 z* K% Z# F4 z' g如果A<B則無法運算
5 u  {! |5 t4 P1 |% E是除法運算需要用其他方式完成嗎?

masonchung

除法運算在FPGA 沒有DW IP
) _# j$ e/ K+ T2 K! A0 f所以可用布斯Booth 或 SRT 的演算法來完成
$ S8 T, K! l3 c& C+ z9 [
[ 本帖最後由 masonchung 於 2009-11-4 10:27 AM 編輯 ]

呆頭鴨

大大~請問BOOTH做除法器.是只要把乘法的+ -規則相反變- +就可以了嗎@@"
如果我乘法要一次判斷比較多位元規則該怎麼定呢??~因為網上找到的大多都是用2BIT作判斷~
. q; I' @7 L7 [1 [: I' @& H7 B
/ G4 m4 x* }1 t3 r. n另外請問一下.SRT俗稱是^^?