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主動除錯策略3 Z! }: r z5 ~9 Y' r$ W4 w! L9 M
# _0 _1 M7 k, w# t- xCertus 2.0 讓設計人員針對多個受FPGA LUT 些微影響的FPGA ASIC 原型設計中各個FPGA,自動檢測其中可能需要的所有訊號。這使主動除錯和檢測策略無需重新編譯 FPGA,即可針對每一個新行為進行除錯;相較於使用傳統工具,通常要耗費 8 到 18 個小時的冗長痛苦過程。下列為其他的主要功能:2 l* ?, H% g+ p, S7 u
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• 按類型和實體名稱自動識別和檢測 RTL 訊號,包括正反器 (flip-flops)、狀態機器、介面和列舉類型
4 e: h. P& b. m• 無需特殊的外部硬體或消耗 FPGA I/O 資源,即可在晶片上以高速擷取並壓縮許多資料: ?1 m! H( N6 ]& |6 T1 E0 w4 l
• 進階的晶片觸發功能,將邏輯分析儀的觸發方法引進嵌入式儀器7 i3 Z& l2 ?9 j1 {+ }1 d; ~% ~) [
• 跨時脈域和多個 FPGA 的時間關聯擷取結果,提供整個目標設計的全系統視圖
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, R. K2 Y$ Z5 wCertus 2.0 可以在不需要任何特殊的接頭、纜線或外部硬體的情況下,在任何現有的商業或客製 ASIC 原型設計平台上運作。 |
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