關於VCO的電容layout

laasong

小弟在畫VCO的layout時遇到了這個問題,問了其他人  他們都說沒看過這問題
只好在這求助於版上各位高手們 我只知道是問題是電容的部分  卻無法找出問題所在orz


4 H% n; R6 J8 ]8 h[ 本帖最後由 laasong 於 2009-7-29 04:26 PM 編輯 ]

laasong

我把整個資料夾重新換過  然後製成檔也更新後就沒出現了
# T3 J. ~) b# m8 r
+ A/ X- _+ }2 u7 x, D可能是我之前設定的時候用到舊的  
7 t6 c3 G9 i2 i$ a( q' K
不好意思 麻煩到版上的高手們orz

gyamwoo

你的電容是用wos的話，layout裡pdk叫出來的也要是wos的喔。
& Q, O, p: l+ F還有你用pdk的話，沒理由會出錯。檢查看看lvs rule

uurtu666

這是屬於屬性錯誤,先檢查你的電容值是否有錯誤,或是netlist檔中對於該電容描述是否與你拿到的電容值有出入

laasong

單跑一個電容也是有一樣的問題   我快哭了
) j0 C- r+ L: h% ^. O  S- |8 f好不容易每個block都畫好  卻出現這種問題
* `8 e+ `3 [% f7 ?但同學的卻不會這樣

小朱仔

除了上述大大所說,
' G) ?: ^! {" N$ N小弟建議可以檢查一下SPICE Netlist,
確定一下 model name是否正確後面的電容值寫法是否正確,
若不正確也會造成找不到電容的狀況,
9 M* P1 t& e0 n  C0 T參考看看~~

minzyyl

1,確認下layout中到底有沒有這個電容

2, 如果電路中還有類似的電容被識別了, 比較下識別的電容和這個電容的區別
+ }/ L" I& c) L/ i( \2 s
3, 模擬下layout中這個不能被識別的電容環境, 單獨做一個layout,只有這種電容,(可先單獨一個電容模擬,如果通過,則把周邊環境逐漸加上,例如原layout中兩個電容有一端是merge在一起的), 看能不能被識別.
2 a3 z- Y% F' U+ J3 O
8 [, k' D. ~3 e, `+ Z6 H- @. v) R  P4, 如果單獨能識別,而加上周邊環境后不識別,則可能是command file有問題,或者layout中的電容有了多餘的層導致command file無法識別。

綜合以上應該查不多能找到問題所在了.