sample hold的電路佈局

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最近在將adc的電路作佈局，而完整電路跑過c+cc後，效能比原先pre-sim掉了1bit，
4 D5 t6 A5 q4 ]) j1 E. m) K因此最近將前端smaple-hold amp電路拿來跑r+c+cc的測試，結果輸出結果幾乎failed掉，
因此想請問是否我在佈局上擺放位置不好，
# `) Q4 \  Y  k- w2 l或是若要降低r的影響該怎樣修改，
能提供點意見。
# g" e9 P) c( `: i- D$ d% o
, i' y3 t) n4 {/ i. A& _1 n電路圖

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% n( S, A& ]+ m1 |% w佈局示意圖

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