基於Look up Table浮點數除法器

alpasinoo33

我是一個FPGA的初學者，有一些問題想請教各位高手，我的專題是製作一個基於Lookup Table的浮點數除法器，動態範圍可以達到-150dB，請問有經驗的各位前輩，有沒有人可以提供我相關的資料，或者直接有example source code(VHDL)，可以讓我很快的入手了解運作原理，該如何選擇FPGA的RAM，是Block RAM、 Distributed RAM 、External RAM，哪一種比較適合這個專題。

masonchung

先瞭解
IEEE-754浮點數的表示法
有單精度和倍精度兩種
選好 32-bit/64-bit 之後
浮點數除法器其實要用倒數LUT和浮點數乘法器來實做
4 V! a3 U2 {8 f, `  y也就是除數經過倒數1/x 的LUT 結果做為浮點數乘法器的輸入
浮點數乘法器另一個輸入則是被除數
3 O- B. e& u" Y/ v6 x" t6 l' i這樣輸出就是基於LUT實作的浮點數除法器
) c* Q5 D( K1 H3 ?( s$ y" e' p
. \* Q/ m& N1 s2 Z; r2 g有錯請指正

[ 本帖最後由 masonchung 於 2009-7-21 09:06 AM 編輯 ]

MartinHuang

一般LUT都使用ROM來實作，size跟dynamic range有關
浮點數除法器 不太了解.....
希望對妳有幫助^^