跑LVS如何忽略dummy

w765432001

目前是用cadence來跑DRC、LVS等模擬，
而最近使用新版本的rule與新版的calibre，
原本畫的dummy(如附圖)
在mos旁加上同樣的poly dummy，
卻會被判斷成元件，
而爬文後了解可以從lvs option中設定或是在電路中加入dummy等等的方法，
( A3 ]* [2 O# o6 v
0 `; ]+ k& B* s* ]+ q' X6 [4 H想請問若是要在lvs option中設定，
% v  m) N7 \8 w/ j# U1 S是需要設定哪些選項，
1 }& `7 ]8 e$ {) I0 ?: X
+ P1 `0 S  W# T懇請賜教，謝謝。

李寶容@FB

w765432001 發表於 2009-7-9 01:14 PM
' {! c# c2 g. k  x7 ]* a剛剛從lvs option中設定filter
3 w, C+ ?* q+ L/ O" F" G! E) I
2 n! C1 I+ j* u$ X後來跑lvs驗證無誤，

不過我的技術長跟我說
要是原本的CMD也定義的話，設定會跑掉
最好要非常了解自己在幹嘛再改這個喔~

AIC6632

dummy最好也是畫完整的元件
) ^; J; y/ @, D$ K; E3 Z這樣比較好

gm2260954

謝謝分享，特來學習。。
: F1 X: R5 u0 U3 H  d

alfie.chuang

不要有其它issue
同意4f大大的做法~~

bbok7979

吸收到好多知識囉 XD             謝謝囉~~~

chang707070

回復 1# w765432001

不知你是貼部份圖,還是全圖
( U: c( F2 X: ^  xPOLY + OD = MOS (沒有CO)
* t2 J: h/ J8 x你的DUMMY,怪到不行
所以在 SPICE 中,你要新增二個MOS
同意20樓說的四端接同一個點

yuyingdugu

学习了，多谢各位大大。

weidianwj

学习了
学习了
+ O: t, o/ v+ o' i学习了
学习了
学习了
学习了

knightandqueena

同意4樓大大的作法! 全部接到同一個節點 也可以避免電荷累積造成到substrate的順偏電壓過高

吳龢峻

要了解 LVS Commanf file 的語法. 參考一下,可用 OD 與 POLY dummy layer 來畫.

clarkhuang

個人比較贊成 11樓的 說法  這樣做比較 嚴謹

Liwayi

來聽大家的意見
吸收知識的~謝謝分享

592gigi

新人学习了，谢谢

chaojixin

增长知识了！！！谢谢分享经验

u9513349

又增長一份知識了～

謝謝大家的分享！！！

semico_ljj

S,D,G,B都接在一起就好了！

A52030999

完全同意17樓大大的說法~~~
2 J5 p8 b9 [8 Z各人造孽各人擔~不要輕易冒風險

xuguishuang

dummy mos一般应将mos三端short接在电位上

shmiyi

請RD在電路上加上DUMMY的部分
$ V! l) c' q4 L  X一來可以讓RD決定電位(LAYOUT只要盡到完全告知)
二來有漏電也才知
三來保護自己         
+ c3 \5 Y, n+ M' J* R: x7 S四來出包不會黑
五來日子好過點
六來有這麼多好處,還不去加