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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › CPLD 設計非同步除6電路問題(max plus 2)

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[問題求助] CPLD 設計非同步除6電路問題(max plus 2)

1^#

發表於 2010-8-15 08:25:22 | 顯示全部樓層

很感謝你指導,又學到一個技巧了
RESET訊號能夠維持夠長的時間

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