Design compiler TSMC .18合成的問題

squirrel316

最近在跑合成時
' s/ s2 s2 B4 ~9 [3 F& |! f發現到DFF用negedge trigger會有問題
如下面所寫的code
0 ?) O7 ]4 k- M8 }module DFF (H,clk,reset,H_new);
9 L: A* m. p$ ?) J9 S- ]6 r4 ainput H,clk,reset;
output H_new;
1 `9 i: @  x1 K& Ireg H_new;

- s/ }" J1 V$ u7 J% b' Xalways @ (negedge clk or negedge reset)
begin
  if (reset==1'b0)
    H_new<=1'b1;
  else
    H_new<=H;
end
endmodule

我發現到合成出來的檔案
除了flip-flop外 還會加入一堆DLY4X1的硬體
' i- D7 ?6 V, }如果是用posedge clk的話 合出來是正常的

就算我新生一個clk_bar把clk反向
1 H5 A( k$ |) m) D5 w$ G並將clk_bar改成posedge trigger
合出來的硬體還是會像原先用negedge clk一樣會多了一些DLY4X1的硬體
0 i7 I! k: O) i' ?' u, f' ~由於我需要negedge trigger的function
但在合成時卻無法正確合出來
請問該問題該如何解決
謝謝

michael6172

一般正常都是用 posedge clk去驅動吧，你可以改用negedge 的cell library去合看看，negedge 的cell library請洽給你cell library的人

tommywgt

DLYx4我覺得是為了修正setup time violation的問題, 不見得是negtive trigger的問題, 但是確實有可能是使用negtive trigger所造成的