關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
clk比此之間有延遲的關係
例如 clk  clk1  clk2  clk3
/ p, d$ K+ x5 N8 c% Y/ I9 _這些clk週期等相關設定都一樣的
) q/ x+ U; _* e6 x4 Q唯一不同的是  clk1 比 clk  延遲0.375ns
            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
/ X1 q  k. f, a0 F            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
) `3 j9 @% e; K, d9 w但是我只要一個clk port 接出io pad
! e+ F/ f- y* R& A也就是clk1 clk2 clk3 要由 clk產生
2 h; {2 `/ ]' D因此我在verilog 寫一個 clk generator如下

1 R! H$ v+ d) c8 B' vmodule clk_generator  (clk, clk1, clk2, clk3);  
, x& {3 v$ ?1 U( @4 Q4 ~+ w+ e$ L  input clk ;
  output clk1, clk2,  clk3 ;
  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
  buf BUF_3(clk3,clk2);
  w7 t3 I. r% d4 o9 x2 tendmodule

/ m4 W# |* \: I8 N再我主要的module中引用如下
module s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
! }5 [/ i9 A$ \: B- H8 x  input GND, VDD, clk, G1, G2, G3, G4, G5;
  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
  wire   clk1, clk2, clk3 ;
7 W8 ]3 @9 W8 J2 G/ H: B* j3 M.
, [- h( y+ [& v  u3 Q.
) K3 t. X- m# q, T9 |clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
.
.
end module

8 q* P! X9 r8 H; \) Ldesign vision 指令 clk部分描述如下
; L5 X0 Y( ?8 r* ]+ a/ G2 K4 h1 {
1 M" p) @6 _8 n0 y+ J7 x0 x! Wcurrent_design $active_design
create_clock [get_ports clk] -period 4 -waveform {0 2}
set_clock_uncertainty 0.3 [get_ports clk]
set_clock_transition 0.3 [get_ports clk]
" O- k  M% A5 aset_fix_hold [get_clocks clk]
4 ^2 J; A9 w5 q& yset_dont_touch_network [all_clocks]
set_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
. x* }' F# t5 a, ?4 C" V$ Icreate_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
set_clock_latency 0.375  [get_pins clk_generator/clk1]
8 b; c! b0 J( P! X% J: qcreate_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
6 _8 v2 k8 b7 j8 n" F, e. m" |set_clock_latency 0.75  [get_pins clk_generator/clk2]
create_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
+ L3 r$ ~( P8 e2 g+ A# r/ y6 Oset_clock_latency 1.125 [get_pins clk_generator/clk3]
* Z3 v$ F' ?# o3 C  g2 `
8 ~, a' u: }. K2 W. ^# n5 ?1 x結果我的clk tree只有最原始的clk
9 n9 X$ x" X+ |5 P. a9 q- U; E; Qclk1 clk2 clk3 都沒長出來
不知是那裡用錯了或遺漏了
或是encounter clk沒設定好
用了很久都用不好
只好請教各位
: h% ?4 A, h7 I- C萬分感謝