關於 合成 指令 clk_latence 的請益

trwh

因為我的電路需要多種clk
9 E( J- f( D1 H4 C  d8 h! A/ Oclk比此之間有延遲的關係
0 D& s* h2 v3 H# a4 X* t- K例如 clk  clk1  clk2  clk3
這些clk週期等相關設定都一樣的
唯一不同的是  clk1 比 clk  延遲0.375ns
            clk2 比 clk1 延遲0.375ns  (clk2比 clk 延遲0.75ns)
            clk3 比 clk2 延遲0.375ns  (clk3比 clk 延遲1.125ns)
但是我只要一個clk port 接出io pad
! _, [7 ^) I1 W* S) h也就是clk1 clk2 clk3 要由 clk產生
因此我在verilog 寫一個 clk generator如下

* o8 t+ I. f5 U4 Q# Y* H6 h1 Dmodule clk_generator  (clk, clk1, clk2, clk3);  
5 S+ Z2 H* `$ U5 V  input clk ;
% E+ j  r6 ~2 m! F% H  output clk1, clk2,  clk3 ;
  buf BUF_0(clk1,clk);
  buf BUF_2(clk2,clk1);
  buf BUF_3(clk3,clk2);
endmodule

3 h) ?' z; N5 I8 U再我主要的module中引用如下
module s4478( GND, VDD, clk,  G1, G2, G3, G4, G5,OUT1, OUT2, OUT3, OUT4, OUT5, error );
  input GND, VDD, clk, G1, G2, G3, G4, G5;
/ y8 A! S/ E1 Y8 D# A1 b  output OUT1, OUT2, OUT3, OUT4, OUT5, error;
  wire   clk1, clk2, clk3 ;
6 }1 r, r. j: s" g% F2 z, `& W.
.
clk_generator clk_generator ( .clk(clk), .clk1(clk1), .clk2(clk2), .clk3(clk3) );  
.
  h  Q. g% m6 z" g.
end module

design vision 指令 clk部分描述如下

. M- p/ k4 h. {) c/ Jcurrent_design $active_design
create_clock [get_ports clk] -period 4 -waveform {0 2}
1 R! e5 g( \  a% T( X; ~; m6 s- Y. ?set_clock_uncertainty 0.3 [get_ports clk]
set_clock_transition 0.3 [get_ports clk]
set_fix_hold [get_clocks clk]
* F1 p9 X# V0 cset_dont_touch_network [all_clocks]
set_drive [drive_of "CCU90mt1_05V_FBB_0909/INVd1/zn"] [get_ports clk]
8 r& d2 |8 W1 ^5 N( M" m: |create_generated_clock  -name clk1 -source clk -divide_by 1 [get_pins clk_generator/clk1]
set_clock_latency 0.375  [get_pins clk_generator/clk1]
" D$ ?5 h% b$ f" S1 Ncreate_generated_clock  -name clk2 -source clk -divide_by 1 [get_pins clk_generator/clk2]
6 F' _1 }" ~* cset_clock_latency 0.75  [get_pins clk_generator/clk2]
8 |" v; h" U0 n7 P4 screate_generated_clock  -name clk3 -source clk -divide_by 1 [get_pins clk_generator/clk3]
set_clock_latency 1.125 [get_pins clk_generator/clk3]
4 |) h5 {" S# ]& P% e
結果我的clk tree只有最原始的clk
clk1 clk2 clk3 都沒長出來
不知是那裡用錯了或遺漏了
" F0 Z/ ~; {5 z; u- X/ _; I& _或是encounter clk沒設定好
2 h; i) ~5 X+ A# S2 l: r用了很久都用不好
8 M* c9 `3 o# ?只好請教各位
萬分感謝

masonchung

試一下
. @7 a0 f0 `/ N9 v- _0 Z$ Sset_clock_latency -source 0.375  [get_pins clk_generator/clk1]
set_clock_latency -source 0.75  [get_pins clk_generator/clk2]
set_clock_latency -source 1.125  [get_pins clk_generator/clk3]

你的寫法是給下一級的constrain
) [, x$ Q2 v# u, T2 S9 }1 B. ~2 \
% S8 \% |2 P2 L/ K. r) v* `有錯請指正