關於SpectreVerilog的問題

squirrel316

最近利用cadence的SpectrVerilog來跑mixmode simulation
首先我的verilog file先只跑digital的simulation
& z0 N& \! o. w% W$ w; h  O搭配上test bench後 用nwave看到的波型是我所預期的
" d' I8 P# v# M1 ^  Q" g7 r1 J然而我將其拿到SpectreVerilog去跑時
/ A  ~* m3 H" L. D1 U& h& E7 S. k將input如clk reset等input訊號換成真實的類比訊號
( ?) Q4 ~( x4 y# b# @) F, }0 C) S5 V# A並跟當初跑testbench所給的訊號盡量一致
如此去跑mix mode simulation
7 M2 L' B, D) Z發現跑出來的波型蠻詭異的
2 m* ?+ j! Q! L; F+ E7 {有時候clk給太慢時 他出來的波型就錯了
# G3 n0 K1 t, Fclk快一點的時候反而是正確的
我的verilog file還尚未synthesis過
2 I+ H, o7 i% u7 v1 j& ], L5 S照理跑出來的訊號應該會跟只跑digital模擬時一樣
4 p& H' c0 ^3 A7 t) H$ K0 w. i然而跑SpectreVerilog卻出錯
請問一下這種問題該如何解決
! r) k8 y; v3 d謝謝