Verilog 宣告的小問題~

Pegasus222

請改順序如下試試
& y' K9 g) S& D7 f7 S6 j
output[7:0] bias_set_t;
( u1 U3 Q. @: N7 U/ R
+ H5 G4 K7 z4 P) j5 ]! q7 cwire[7:0] bias_set_t;
assign bias_set_t = bias_set;
' I' d- |) ?/ t# [9 X
Good Luck !

  Q% K. E+ p. A7 J5 e[ 本帖最後由 Pegasus222 於 2009-6-2 07:29 PM 編輯 ]