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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › How verilog HDL to schematic?
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[問題求助] How verilog HDL to schematic?

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1#
發表於 2009-6-4 13:31:07 | 顯示全部樓層
跑一下ASIC standard cell flow後export出hardcore整合' t0 J" V9 [4 l; [7 t* @' j8 D
也算是不費吹灰之力的做法, 如同 "沒聲" 大大講的, 只要你要下線, 沒什麼是fab independ的: y$ _/ S, }; ]+ j
換fab最麻煩的應該是analog電路部分才對
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