How verilog HDL to schematic?

masonchung

用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞
; f3 B" `0 \2 q+ k4 Y* p我以前作mixed-mode IC 都是自己兜 logic gate
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5 _7 C# }: R& S8 @, A3 v[ 本帖最後由 masonchung 於 2009-5-26 10:24 PM 編輯 ]

masonchung

合成的tools也是用 驅動能力 時間延遲 (cell delay RC wire load) 種種製程特性 來最佳化邏輯閘 達到Area和Time delay 的平衡點
9 F) G/ D6 \6 |$ b7 f' U3 C只要是synthesis 就會用到製程參數 輸出的schematic 也必定為製程相關的 logic gates
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* O3 r, O$ Z! [5 I: i2 i. A9 G+ v至於你所說能用HDL寫好邏輯 可用HDL Compiler 可以在 Design Vision 圖型界面看到 logic gate 或是 jerryyao 大大所提之那幾種軟體均可

但是這些 HDL Compiler 當初並不是單純要輸出 logic gate 給 schematic tool 用 而是要給自家的合成engine做 logic輸入
' E! @; p, w1 ?0 |+ F所以要整合到mixed mode ic 的 MOS level 電路圖 還是要寫些程式來鏈結 這就要去看那些Compiler出來檔案的內容嘞