How verilog HDL to schematic?

hycmos

各位高人,在下需要實現這個目標:
我有一段Verilog HDL code,作用是做控制.我希望有軟件能把我的code轉換成實際的邏輯電路,這個邏輯電路不是用CPLD/FPGA這些做成,而是用最基本的NOT/NAND/DFF做成.至於NOT/NAND/DFF用什麽做不重要.
( h3 k! \, _8 c  C2 S  H; m接觸的DC,synplicity在synthesis的時候需要選擇CPLD/FPGA的device,不是我需要的.

ibrotherv1

NOT/NAND/DFF
打个比方：在tsmc流片，那么除NOT,NAND DFF外，其余全部射程dont use,综合，是否满足你的要求？

tommywgt

跑一下ASIC standard cell flow後export出hardcore整合
# N2 C3 e9 o: g8 K) D  ^  {也算是不費吹灰之力的做法, 如同 "沒聲" 大大講的, 只要你要下線, 沒什麼是fab independ的
換fab最麻煩的應該是analog電路部分才對

masonchung

合成的tools也是用 驅動能力 時間延遲 (cell delay RC wire load) 種種製程特性 來最佳化邏輯閘 達到Area和Time delay 的平衡點
只要是synthesis 就會用到製程參數 輸出的schematic 也必定為製程相關的 logic gates
  q3 [( j1 G" @/ g; W* i/ Q# w- A: o! e
5 c4 R/ \& X" ?- N, j至於你所說能用HDL寫好邏輯 可用HDL Compiler 可以在 Design Vision 圖型界面看到 logic gate 或是 jerryyao 大大所提之那幾種軟體均可

5 k1 @% T9 @0 Y5 `: q9 Q# z: @6 x/ l但是這些 HDL Compiler 當初並不是單純要輸出 logic gate 給 schematic tool 用 而是要給自家的合成engine做 logic輸入
- U$ R: e9 @$ d) C所以要整合到mixed mode ic 的 MOS level 電路圖 還是要寫些程式來鏈結 這就要去看那些Compiler出來檔案的內容嘞

hycmos

原帖由 masonchung 於 2009-5-26 10:19 PM 發表
' E% z' K0 N9 T3 C) f5 Y* u) D0 a用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞
, Z: o) y5 {& b( S! u& Q# {4 [# v我以前作mixed-mode IC 都是自己兜 logic gate

% |' Z; O. o; |8 ?" k1 X+ S  G6 O遇到略微有點複雜的logic我自己"兜",還是感覺有些困難.現在有HDL這個強大的tool,能用來做簡單mixed-IC的digital部分也是一把利器.我是希望能用HDL寫好邏輯,之後用synthesis出來實際電路schematic,這種方法是設計不簡單也不複雜的digital的捷徑.目前看來還沒有什麽tool可以有independent于fab 的設計過程.

masonchung

用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞
我以前作mixed-mode IC 都是自己兜 logic gate
3 t; ~3 I6 B& a' P
, [: y: ~  H2 A, h6 Y% l[ 本帖最後由 masonchung 於 2009-5-26 10:24 PM 編輯 ]

jerryyao

原帖由 hycmos 於 2009-5-26 10:55 AM 發表
sieg70,
+ ~! G# F" o: A
( I) d) D& O$ w9 H) A! S3 b% z該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.
我們現在使用一家fab的lib文件,采用DC來syn ...

1 }+ m4 @9 B8 D, k! K/ b# h
cadence rtl compiler 及 magma,mentor的工具都是其他選擇。
此外，目前的synopsys還有其他選擇喔。

hycmos

sieg70,
& L6 H9 R0 r2 Z( }  `
+ N/ H2 i! X; V1 w0 N# m: L0 V: [該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.
我們現在使用一家fab的lib文件,采用DC來synthesis出digital電路(MOS).
' z( E- i$ q4 N/ B) E實際上我是希望有independent于fab的lib,這樣synthesis出來的電路只是看到NOT/NAND這些.
: w) n% O2 P7 G4 Y: R& lBTW,除了DC,其他的tool可以做嗎?

sieg70

若不是用CPLD/FPGA, 那意思是要下線作ASIC囉?

3 I. a% {( C# y那可能要跑跑cell-based design flow.
0 q, L$ W3 z5 ~! {- L3 V4 \$ U
Design Compiler也可以派上用場