How verilog HDL to schematic?

hycmos

各位高人,在下需要實現這個目標:
: E$ {0 W- Y3 K0 k/ v- I我有一段Verilog HDL code,作用是做控制.我希望有軟件能把我的code轉換成實際的邏輯電路,這個邏輯電路不是用CPLD/FPGA這些做成,而是用最基本的NOT/NAND/DFF做成.至於NOT/NAND/DFF用什麽做不重要.
5 @# t- z7 v# f+ n- ]6 X& J接觸的DC,synplicity在synthesis的時候需要選擇CPLD/FPGA的device,不是我需要的.

ibrotherv1

NOT/NAND/DFF
打个比方：在tsmc流片，那么除NOT,NAND DFF外，其余全部射程dont use,综合，是否满足你的要求？

tommywgt

跑一下ASIC standard cell flow後export出hardcore整合
也算是不費吹灰之力的做法, 如同 "沒聲" 大大講的, 只要你要下線, 沒什麼是fab independ的
換fab最麻煩的應該是analog電路部分才對

masonchung

合成的tools也是用 驅動能力 時間延遲 (cell delay RC wire load) 種種製程特性 來最佳化邏輯閘 達到Area和Time delay 的平衡點
8 E) w. ~6 k/ e0 f只要是synthesis 就會用到製程參數 輸出的schematic 也必定為製程相關的 logic gates
- k* \9 g6 N, i4 C
至於你所說能用HDL寫好邏輯 可用HDL Compiler 可以在 Design Vision 圖型界面看到 logic gate 或是 jerryyao 大大所提之那幾種軟體均可

& R$ R- ]7 l# ?2 a: l但是這些 HDL Compiler 當初並不是單純要輸出 logic gate 給 schematic tool 用 而是要給自家的合成engine做 logic輸入
所以要整合到mixed mode ic 的 MOS level 電路圖 還是要寫些程式來鏈結 這就要去看那些Compiler出來檔案的內容嘞

hycmos

原帖由 masonchung 於 2009-5-26 10:19 PM 發表
用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞
. j0 l! R+ c4 D* x- [我以前作mixed-mode IC 都是自己兜 logic gate

遇到略微有點複雜的logic我自己"兜",還是感覺有些困難.現在有HDL這個強大的tool,能用來做簡單mixed-IC的digital部分也是一把利器.我是希望能用HDL寫好邏輯,之後用synthesis出來實際電路schematic,這種方法是設計不簡單也不複雜的digital的捷徑.目前看來還沒有什麽tool可以有independent于fab 的設計過程.

masonchung

用合成出來的數位電路 在mixed-mode的ic來說是太浪費gate-count嘞
4 r, \1 x/ U' M: C# l( z5 q2 c我以前作mixed-mode IC 都是自己兜 logic gate
" j; ?9 J. ~" Y, ~  o
; }% W- n! I7 \' f$ y; {[ 本帖最後由 masonchung 於 2009-5-26 10:24 PM 編輯 ]

jerryyao

原帖由 hycmos 於 2009-5-26 10:55 AM 發表
5 s0 t4 k/ H% j  p+ g+ Q4 rsieg70,

9 z# c- t. g/ g6 W9 m# z) ^4 U1 ]該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.
我們現在使用一家fab的lib文件,采用DC來syn ...

" ^+ d& Q3 @9 ~7 B- Ccadence rtl compiler 及 magma,mentor的工具都是其他選擇。
此外，目前的synopsys還有其他選擇喔。

hycmos

sieg70,

該算是ASCI.其實我做的是數模mix的IC chip,其中analog部分占大部分,少部分是digital的,就是這少部分的digital需要被synthesis成實際的NOT/NAND/DFF/這些cell.
; g1 Q; o7 O) P8 F4 s, D/ v我們現在使用一家fab的lib文件,采用DC來synthesis出digital電路(MOS).
實際上我是希望有independent于fab的lib,這樣synthesis出來的電路只是看到NOT/NAND這些.
BTW,除了DC,其他的tool可以做嗎?

sieg70

若不是用CPLD/FPGA, 那意思是要下線作ASIC囉?
) P6 ^0 o" ~! S  D9 i5 G
那可能要跑跑cell-based design flow.

Design Compiler也可以派上用場