p+ poly電阻圍nwell的用意？

doc

請問前輩...
; X8 U& I- Y1 y4 c, ?" t9 F) ^一般在layout上...p+ poly 電阻要求外面圍一圈nwell主要的用意是什麼？
! {9 _% n, _/ g% z. A" k應該是要隔絕noise吧？其原理是因為n-well較深...所以隔絕效果較好？
) I& f6 y4 S9 l. @. X
* t0 p4 W8 D# [/ J) N- e2 G外圍的nwell電位需接到哪裡？最高電位或讓他floating？
這兩種接法有什麼效果上的差異？

lnxmj

隔离沉底noise。。。。。。。。。。。。。。。。。。。。。。

alai

NWELL接地的话，要特别注意衬底去偏的问题（sub debiasing)。如果Psub-Nwell PN结正向导通的话。会向衬底注入大量少子。引起更多问题。
可以参考《The Art Of Analog Layout》13.2.1节。

IamJake

不知道这样做有没有作用，其实最好能做个版本对比验证一下！呵呵。

lnxmj

隔离衬底噪声的作用，你图形中华的用中空的 nwell，个人认为没有什么意义。

tuohong

发表下不同意见哈：

) h3 a( B' }: H; d我认为应该接低电位，但是一定要从pad直接拉过来的低电位，就是因为高电位很难找到，如13楼所说。接高电位，弄不好隔离环变成干扰源啦……

lightsun

又吸收到了一點知識
2 Q2 q5 H1 g2 _9 _) h感謝各位大大的解說
! s. u8 S( s* T$ Y% b, q& j( f哈哈推推推推推推推推推推推

winnie22

我也覺得是避免SUBSTRATE NOISE COUPLING的考量..

chibijia

因为一般我们都用psub，为了实现电阻隔离，比如说隔离噪声什么的，用一个nwell，nwell还有一个作用就是在上面可以进行cmos器件制作！

andyfan66

原帖由 alai 於 2009-5-5 09:28 AM 發表
畫在NWELL�面，就是你畫的下麵那個圖所示。。。。。。。。。。。。。。

& R: ^+ j8 ~+ Y' R3 _
3 x- n, _$ E0 B: ^& J# P7 S如果是劃在NWELL里面
/ D" y- ]2 N1 P. \3 Q
哪我的看法是，雖然有隔離噪聲的因素在里面。但是更重要的因素，要去看FAB的layer generation file了，很多時候，由于不是所有的層次都是畫出來的，比如LDD是靠幾個drawing layer產生出來的。
所以畫在nwell里面的ppoly電阻和劃在襯底上面的pploy電阻的阻值很可能是不一樣的，這個和FAB有關，而這才有可能是制定這條規則，讓ppoly電阻一定要放在nwell里面的重要原因。
, R. O  @( Z5 b' g2 n
7 h, k1 B  m" C; {& w4 z' ]4 u至于噪聲，如果不是高頻的應用，由于ppoly電阻是放在STI上面的，哪么厚的氧化層，那么小的電容，所耦合上來的噪聲，我認為和電阻本身的噪聲相比，是微不足道的。

alai

原帖由 trustrain 於 2009-4-30 10:18 PM 發表
我猜...Nwell接低電位應該會有電位差問題，造成效果沒有接高電位好，
1 T5 ?3 j3 _& S: T6 ]- E或是沒有效果...

, P( e# E! `: _7 x  F" R
% w0 Z) Y* g! U兄弟：

  H! g( L# m- g0 d. g1 A- E" O7 ?沒有電位差的問題，因為metal和si的接觸電勢差和PN結的內建電勢差剛好相反大小相等而抵消。接地電位的方法沒有接高電位的好是因為depression宽度没有接高電位寬。
+ Q7 T: m) v5 u# o/ L" R" i8 ?
使得消除noise的能力變差。但是，接高電位需要安靜的電源，有時候這個並不是很方便能得到。

alai

畫在NWELL�面，就是你畫的下麵那個圖所示。。。。。。。。。。。。。。

ecalfs

建議接乾淨的高電位,一般是接analog power .......

skeepy

蓋整片的nwell，有時對特別的poly電阻會這樣劃，當然poly電容
6 L7 \; |0 I  V# M( T也會，若接高電位的話當然也是接純淨的power。

trustrain

我猜...Nwell接低電位應該會有電位差問題，造成效果沒有接高電位好，
3 M. R/ q* U+ b6 N0 ]! p  b或是沒有效果...

andyfan66

我想知道外面圍一圈NWELL
0 K2 B4 ^/ r! u7 ~
8 V' l. {" h) X) \9 @8 x是指外面圍一個中空的nwell，而里面圍著的PPOLY還是放在P-SUB上
* s: v- U0 i$ d( e0 G
6 |' ?5 u- o" }. _還是指這個p-poly電阻是畫在nwell里面的？

semico_ljj

接低电位收集noise效果没有接高的好！

woailaopochenni

终于知道这样做的原因了，拜楼主的问题。

babula

謝謝大大的問題,拜大大的問題,讓我又多吸收了些知識  thank you

alai

還有一種接法是接在res電位較高的一端，當然，這樣接會引入寄生電容。這個要結合電路來考慮。