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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › MIX language simulation時如何dump VHDL的信號
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[問題求助] MIX language simulation時如何dump VHDL的信號

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1#
發表於 2009-5-3 13:43:00 | 顯示全部樓層
好久沒跑工作站了...0 Q8 b  ~$ R- M: x3 u3 F- v7 b
我也是寫VHDL
6 q, I  Q$ T+ O) |TB是用Verilog寫的
  q0 j/ k3 K! V( n* k但是...可以看到波形啊...我是dump成FSDB再用nWAVE去看的
- v' z( Z- Q4 x: {9 p+ q! F% ^- \3 W! V3 `$ H0 q: n5 t' V
啊...對了...simulator不是modelsim...
5 U' ?6 p6 D6 `# q( p% {我在modelsim中倒是沒dump過資料, 都是直接看...
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