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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › Xilinx ISE Post-sim發生的問題
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[問題求助] Xilinx ISE Post-sim發生的問題

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1#
發表於 2009-4-5 23:11:49 | 顯示全部樓層

僅供參考

問題一:; y3 d  z  _. z
    是否與test bench有關?
3 C) \4 X1 v* N( P3 U    P&R timming report跟test bench都是由你提供的, 請檢查一下這二則的設定值2 p: V6 ]: C& c5 X7 Z, G
問題二:
4 u6 ~, y3 x- Y" \    同問題一! o3 ]8 S8 F. Q' S" o! {# l! m6 F
8 P$ J3 j0 [- p$ p2 k6 w
當然最好是找跟你配合的FAE討論, 至少可以一起找問題
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