開放式SystemVerilog驗證方法OVM

ikki

OVM以IEEE Std. 1800-2005 SystemVerilog標準為基礎，號稱是業界首個開放式、語言可互通的SystemVerilog驗證方法。OVM提供方法與隨附程式庫，使用者能夠建立模組化、可重複使用的驗證環境，讓各種元件能夠在其中透過標準的transaction layer建立介面而彼此溝通；也能透過共同的方法而在公司內外重複使用，和為虛擬序列與block-to-system的重複使用而分類，以及與量產流程中其他常用語言完全整合。

3 e3 s; a- [5 F; w8 y4 fOVM是Mentor與Cadence的聯合開發活動，擁有眾多驗證平台的支援，可支援新手或驗證專家的需求。OVM包括基礎層的公用程式，這是在SystemVerilog中建立先進物件導向、coverage-driven environment與可重複使用驗證IP (VIP)的重要關鍵。OVM將驗證實務導入至方法與程式庫中，降低了採用SystemVerilog的複雜性，也大幅縮短建立驗證環境所需的時間；輕易的整合隨插即用VIP並確保程式碼的可攜帶性與重複使用性。
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做FPGA驗證對於VeriLog與模擬軟體當然是需要了解的,
FPGA驗證使用的工具也相當重要, 選擇方便的工具可以省去一些麻煩瑣碎的工作.