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Chip123 科技應用創新平台»論壇 › Chip1 -- 基礎元件 › FPGA/CPLD/ASIC討論區 › 如何提升驗證速度
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[問題求助] 如何提升驗證速度

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1#
發表於 2007-12-28 22:07:39 | 顯示全部樓層
system verilog or system c or vera or ncverilog
% c/ ~0 q/ E! O/ n' G: [不同層級的模擬要怎樣比
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2#
發表於 2008-1-9 18:11:16 | 顯示全部樓層
Its a great idea, please share us more about FPGA verification
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3#
發表於 2008-1-12 14:58:18 | 顯示全部樓層
system_c 或 vera 可以 增加gate level simulation的速度嗎 ???
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