SystemC and SystemVerilog?

cmyang

在RTL有VHDL與Verilog兩種常用語法, 在系統級(ESL)也有SystemC與SystemVerilog兩種正被推廣使用, 有誰知道此兩種ESL最大不同點為何? 目前EDA tools支援情況? 目前學界與業界使用情況? 歡迎多多大家貢獻所知!

sieg

我個人感覺，SystemC適合作high level的model.
; T' H, ]) K; Y, H% b1 fSystemVerilog除了design，應該滿適合作verification.

jerryyao

就我所接觸到的公司都是用synopsys的RTL合成工具，所以用SystemC所描述的電路將無法轉成gate level，不過SystemVerilog就沒問題，synopsys對SystemVerilog是非常支援的。
SystemVerilog改善了很多verilog(verilog 2001)一些很奇怪的定義，也改善了verilog(verilog 2001)語法上的不便，建議初學者學SystemVerilog會比較好。

yehsd

ESL最大不同點為何?
4 c1 ^$ V' ?/ x" f5 z. XESL 是一種 design flow, 其 flow 可以視為是一種將 RTL design flow 抽象化為更高階的層次. 如同當初 RTL design flow 是抽象並提高 physical layout design flow. ESL design flow 可以簡略區分為:
Specification -> Pre-partition analysis -> HW/SW partition -> Post-partition analysis -> Verification -> RTL design flow
SystemC 的應用還在發展中, 目前能夠涵蓋的部份大約是 HW/SW partition ~ RTL design flow (front end)
' s  I- I& L4 W9 m0 t! Z% tSystemVerilog 則是涵蓋 Verification -> RTL design flow (front -> back end)
) n8 \5 z% N( C
4 p* P; l, T" a2 O目前EDA tools支援情況?
ESL 因為有很多不同的 tools, 而且如同 RTL design flow, 目前沒有 tools 能夠囊括所有 design stage.
& }4 D; n2 M! @/ Y' L以 SystemC 來說, 要 license 的 tools 有 CoWare Platform Architect, Synonpsys Innovator, ARM Maxsim ... 等等, 不用 license 的是 GreenSoCs...等.
對 SystemVerilog 個人研究較少, 還請其它先進補充.
* K) y$ }& D! E
目前學界與業界使用情況?
; E7 L+ o7 D" U+ ?學界對 SystemC 應該有持續的 research, 因為 SystemC 本身有 OSCI 來維護一個 open source 的 reference simulator. 業界我想還在觀望, 尤其是台灣.
SystemVerilog 因為本身 simulator 只有業界 tools 有支援, 學界的 research 個人猜測會有一定的限制 (被業界 tool 綁).

yslai1222

SystemC/TLM 主要是從有FW,HW大的SOC發展出來的;像手機之類的,因為晶片大,用Verilog跑不動,因此需要把Design拉到transation level;另一方面是有software的需求,通常用C/c++來發展;用systemC(HW+SW)會比C+Verilog co-sim效率高很多
# R, n$ h7 F7 \
System Verilog比較傾向於大的 SOC而對於software的需求比較少的晶片