charge pump 鎖相環電路LPF參數如何確定？

liangshangquan

我在設計一個charge pump 鎖相環電路，已經流片一次了。LPF電容采用外接。現在需要將LPF 電容改版，放在chip里面。現在遇到了一些問題，希望朋友們能幫助我下下。

基本情況如下：
1）0.35um的CMOS工艺
: L+ m+ F: P. p8 ]2) LPF是三阶的傳統結構，电容采用PIP电容，由于面积的限制，总的C的大小大概为1nF。
8 k' l# h5 y! {* u% a3) PLL的输入频率范围可以是6-160MHz之间变化的，输出频率范围是在96-400MHz范围变化的。
4) VCO的输出有个分频模块，在環路內可以 實現 4、 8、 16、 32的分频控制。

經matlab計算和電路遇到的問題：
1）由于主滤波器的电容太小，我的LPF出来电压纹波很大，我早上算了下，由500多个ppm。多大的波紋是可以 容忍的？設計 時該如何減小呢？
; ^4 {6 Y7 g3 X5 ^. z2）电路做trans仿真，可以完成鉴频并且锁定。但是無法實現零相差，相位上总是反馈信号要超前參考信號一些。从charge pump的控制电平上看，总是在给LPF充电，可是总是充不到所要的电压上。這是什么原因，該如何解決呢？
3） 根據如前的應用頻率，我的交叉頻率多大最為合理。可是如果是100－200K rad/s，主濾波器的電容無法做到nF 的數量級。

請高手為小女子指點迷津，謝謝

simenkid

1) 設計時通常是縮小您的迴路頻寬或是增加阻尼即可
2) 看不太懂您的意思.... 但我參您可以檢查一下充放電電流的匹配度
　鎖相不一定要0相差才是鎖相, 要看相位頻率偵測器的種類, 只要回授訊號與參考訊號之間有一固定相位差即可
5 b5 S* V) j7 C" a8 A% [) k　通常不是0相差可能來自電路本身些微延遲所造成的
3) 看不懂"交叉頻率"是什麼意思, sorry

liangshangquan

不好意思，Eleen的一個PPT上寫的交叉頻率的概念，cross frequency。我的理解應該就是環路帶寬吧。

4 a7 @* ?1 _, m* z9 _" h7 a) F: F/ f由于我的PLL 是PFD＋charge pump型的，如果我的LPF做得理想應該是可以做到相位鎖定的。
7 F$ ]. L% ^6 z3 [9 y% M. w( T
# b2 L) r& A6 j9 ?- _/ {謝謝您的解答。

finster

PFD是Phase Frequency Detector的縮寫,亦即它可判斷PLL的input和output頻率的phase及頻率的誤差,進而反應到charge pump及LPF作出反應,然後再調整VCO
一般而言,要作到相位鎖定和charge pump比較沒有關係,真正要留意的反而是PFD電路,因為PFD電路會有dead zone的問題,而這個會造成PLL的input和output頻率有一個相位誤差存在,如何改善PFD的dead zone,目前有好幾種架構都己經有發表在paper上了
. @  B  P: J: _2 {# K再者,即使PFD電路是採用沒有dead zone的架構,在layout的安排上也要非常小心,如果其UP及DN的path不平均對稱的話,一樣也會造成相位差存在

8 g5 C. O4 U& C9 Y% B2 V, s$ K如果你覺得你的ripple過大,那麼,我倒是建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
藉由這些值可以幫助你探究你的PLL究竟是那裡出問題,前三項數值是設計PLL很重要的參數,若照你所描述,應該是你的damping factor過小吧
: F# o- L% i. z: |; C再者,1nF的電容很大,我以前所設計過的PLL也從沒設計到這麼大的電容,150pF的電容己經幾乎是我的上限了,建議你重新檢視你PLL的各個block參數,我想,你的PLL應該沒有作最佳化的設計

liangshangquan

謝謝二位的熱情回復。

3 l4 E( k! n+ [我做了計算和仿真，我目前PLL 相位差始終存在和CP電流的匹配度影響似乎不是很大。
8 v2 D6 J4 z4 p/ y) X0 a2 T
finster說的 cp電流可能回事重要的原因，但是應該如何確定呢？和 LPF中的 C1的大小關系大嗎？

還有版主說的“最佳化設計”該如何驗證和實現呢？

monkeybad

我覺得輸出clock和輸入clock存在相位差應該是正常的吧 輸出clock總是要經過一個counter除頻後才回授到PFD
所以不可能達到0相位差 但是相位差只要是固定的就可以了
. q- r7 X- {; F) J在PFD兩端的clcok才有可能存在接近0相位差的clock吧

另外紋波電壓多大要看你的output clock的jitter能忍受多大 我覺得可以簡單的計算一下
就是 jitter=1/(紋波低電壓時VCO output頻率)-1/(紋波高電壓時VCO output頻率)
大概可以估計你的紋波是不是在能容忍的範圍
2 V- X: a4 C+ k9 o+ ^$ n+ H! n- A一般都是蠻小的啦 而且你的LPF電容用到1n了 超大的 所以紋波應該不會太大才對

假如紋波太大那最直接的方法就是降低CP的電流 增加LPF的電容 這樣紋波就變小囉
2 r1 J5 i" [/ K- V! j! P2 o0 Q) A但是PLL鎖定時間會變慢
5 ?% O# @9 m# e另外也要注意CP上下電流源有沒有相等

要最佳化首先弄清楚 PLL各個參數之間的關係 可從PLL運作的model推導公式得知
1 P) i1 L! T* f' c! d6 u$ F好康相報裡面有提到一些相關的設計文件 可以先參考一下
+ D6 ~4 n3 s' x- Phttp://www.chip123.com/phpBB/viewthread.php?tid=8116&extra=page%3D4
, b; ^8 A% K" P; G另外Razavi : Design of Analog CMOS Integrated Circuits 裡面也有講解可以參考一下

[ 本帖最後由 monkeybad 於 2007-10-30 07:07 PM 編輯 ]

finster

PLL的設計有其數學式和相關的關係
2 V  _5 W* w# J8 s% O9 g& w7 l如我建議你計算一下你的damping factor為多少?VCO的gain為多少?charge pump current又為多少?natural frequency又為多少?LPF的R及C1和C2又各為多少?
因為這些都會影響著你所設計出來的PLL的performance,如果你都不知道不這參數所代表的函義為何,那所設計出來的PLL即使會動,其performance應該也不會太好
2 k0 M! o" c9 J& }' v我上述所提的那些都在monkeybad大大所推薦的Razavi : Design of Analog CMOS Integrated Circuits中第15章有很詳細的介紹和公式推導,強烈建議你花點時間去看一下,我想,對於你設計PLL有很大的助益
3 Z' h; @8 i. p& E節錄一下書中所提的:damping factor > 0.707
! o) `! U  I5 P2 g8 s! o6 R' M為何要使用二階R-C和三階R-C的理由書中有提,另外,兩個電容的大小比例為10~15倍,至於何者為大,何者為小,書上也有提
VCO的gain會影響你PLL的jitter,如果沒有留意,那出來的PLL的jitter應該不會很好......
這些,書上都有提

yoyo20701

喔~~講的蠻詳細的~~多謝謝大大講解~~讓我又上的一課~~謝謝
雖然我沒做過pLL~~看看也不錯ㄚ~~謝謝

ilovehorn

大大你好
3 P, l) v8 n! z& L6 @# p我剛看了一下Razavi的PLL部分
你們提到的C1與C2是不是書中的Cp與C2呢
也就是LPF 還有抑制高頻雜訊的電容
我是類比新手
還請大大解惑
謝謝

[ 本帖最後由 ilovehorn 於 2007-12-14 10:50 AM 編輯 ]

finster

原帖由 ilovehorn 於 2007-12-14 10:47 AM 發表
大大你好
9 _& d# E4 i( @1 K我剛看了一下Razavi的PLL部分
你們提到的C1與C2是不是書中的Cp與C2呢
# ~* E* s! z( d  w+ J2 R也就是LPF 還有抑制高頻雜訊的電容
, M) g- h* Q( k( x+ I5 Z6 P我是類比新手
% p0 L* R$ Q+ P' B) E還請大大解惑
謝謝

' v& h  ^! Z) E3 K: P% K# [8 {6 q

沒錯

fcchang

台大有個專做pll的教授叫劉深淵
他的講義裡關於這方面的介紹非常仔細
設計上你的 c1、c2的比值，頻寬的大小
對所應的phase margin，damping factor
# _/ l0 J  m" P: T* l5 Z( o7 L* J通通算出來給你
不妨網上找一下
  y& T6 E. R: E3 Y+ w1 @. R應該會很有幫助的

zhangxu2100cn

偶然发现这个论坛，发现真的不错，我还不是大牛，希望以后沃野能帮大家解决问题

quantum

根据反馈系统的一般原理来理解：
phase margin 大，则damping factor 大，ripple小，但settle time 长，
phase margin 小，则damping factor小，ripple 大，但settle time短。
4 j6 R9 C3 f$ t  i; o
这样理解妥当吗，呼唤大大解答！